JPS6260032A - バツフアメモリ方式のマイクロプログラム制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は大容量メモリからバッファメモリにロードした
マイクロプログラムの一部をバッファメモリ上で実行す
るマイクロプログラム：ｊｌｌ　ＯｆＪ装置に関する。

従来の技術 マイクロプログラムにより制御′４さ。する１′Ｒ報処
理装置に２いては、その性能を向上させるために、最近
ではマイクロプログラムの谷ｊをＪｖｉ力口させている
。

しかしながら、性能を向−ヒさせるためには７７ンサイ
クルの短縮や装置価格の低減なども要求され、一方的に
制御メモリの容量を増加させることはできない。

これらの問題の解決のために、特願昭ｒ！！　−９０／
！ＩＩ号明細書に記載されたマイクロプログラム制御装
ｆｉにおいてオーバレイ方式が、また特願昭５７−ノリ
６号明細書に記載されたマイクロプログラム制御方式に
おいてバッファメモリ方式が提案されている。

これらの装置は、大容量メモリ上に記憶されたマイクロ
プログラムを複数のブロックに分割し、このブロックを
単位として高速ノ（ラフアメモリ上にロードし、マイク
ロプログラムの実行は高速）（ツノアメモリ上で行なう
形態のものである。

発明が解決しようとする問題点 あるオペレーション単位の実行を制御するマイクロプロ
グラムは多くの場合、一つのまとまったかたまりの中で
閉じており、かつある一連の流れに沿って実行されて行
く。前述のような装置においては、この一つのかたまり
が非常に大きい場合にバッファメモリ上へのロード動作
は何度も行なわれる８佼が生ずるが、１回当りのロード
動作には本来のデータ転送以外にロード動作の起動時及
び終了時に各々オーバヘッドとなる時間が必要であり、
このオーバヘッド時間が積重なって処理時間の増大を招
く。一方、このオーバヘッド時間の削減のために１回当
沙のロード量を大きくする方法では、このかた壕りが小
さい場合にはバッファメモリの使用効率を低下させてし
まう。

本発明は従来の技術に内在する上記諸欠点を解消する為
になされたものであり、従って本発明の目的は、マイク
ロ命令のブロックロードにかかるオーバヘッドをなくし
、処理性能を大幅に向上させることを可能とした新規な
マイクロプログラム制御装置を提供することＫある。

問題点を解決するための手段 上記目的を達成する為に、本発明に係るｉイクロプログ
ラム制御装置は、マイクロプログラムを記憶する大容量
メモリと、マイクロプログラムの一部をブロック単位に
保持する複数ブロックから成ルバツファメモリと、該バ
ッファメモリ上に所望のマイクロ命令が保持されている
かを確認する手段と、前記大容量メモリ上のマイクロプ
ログラムの各ブロックに対応し各ブロックが関連した別
のブロックを指示するためのリンク情報を与える手段と
、所望のマイクロ命令を含むブロックを前記大容量メモ
リから前記バッファメモリヘロードするとともに、必要
ならばリンク情報で指示される他のブロックをもロード
するように制御するロード制御回路とを有して構成され
る。

実施例 次に本発明をその好ましい一実施例について図面を参照
して具体的知説明する。

第１図は本発明の一実施例を示すブロック図である。

本実施例におけるマイクロプログラムはＡｔ、　ｊＪ＆
ワードの容量から成り、そのマイクロ命令アドレスはｌ
ふビットから成るものである。第１図において、レジス
タｌは７４ビツトのマイクロ命令アドレスを保持するた
めのレジスタ、バツファメモリコは乞０９＆ワードの容
ｊＩｋｔ有するメモリ、アドレスアレイＪは２３１．個
のエントリな有するアドレスアレイである。バツファメ
モリコは１６ワードを７つのブロックとしてユ５Ｉｈの
ブロックに分割されておシ、各ブロックはアドレスアレ
イ、７の各エントリに対応している。バッファメモリー
にはレジスタｌのビット４１〜／！がアドレス情報とし
て与えられ、アドレスアレイ３にはビットｕ〜／／がア
ドレス情報として与えられている。アドレスアレイ３の
各エントリには、対応するバツファメモリコのブロック
内に保持されているマイクロ命令のマイクロ命令アドレ
スのビットθ〜Ｊが格納されている。

比較器部は、レジスタ／のビットθ〜３とアドレスアレ
イ３の出力とを比較し、レジスタ／に保持されたマイク
ロ命令アドレスに対応するマイクロ命令がバッファメモ
リ上に保持されているか否かを検出する。大容量メモリ
Ｓは６！、　！；３１．　　ワードのマイクロプログラ
ムを記憶する領域を含むものである。この大容量メモリ
上だ記憶されたマイクロプログラムはそれぞれ／６ワー
ドずつのマイクロ命令ブロックに分割されており、各ブ
ロックは第一図に示すごとくロード形態指定部と７６ワ
ードのマイクロ命令部とから成る。

第３図にロード形態指定部の詳細を示す。ロード形態指
定部の最上位ビット（リンクＶ）が＠θ″のときに単一
ブロックもしくはシーケンスの最終ブロックであること
を指示し、最上位ビットが１／”のときにシーケンスの
途中のブロックであることを指示する。リンクブロック
指定は７６ビツトから成り、最上位ビットが“ｌ”のと
きに当該ブロックとリンクしたもう一つのブロックを指
定する。マイクロ命令部は７番ワードのマイクロ命令か
ら成る。ロード制御回路６は、大容量メモリｊからバッ
ファメモリ−へのマイクロ命令のロード動作を上記ブロ
ック単位だ制御するものであり、大容量メモリ上のロー
ド対象ブロックのロード形態指定部の内容により一度に
一つ又は複数のブロックのロードを行なう制御回路であ
る。

次に順を追って動作を詳細に説明する。

まず、レジスタ／にアトＶ　スＡ　（＝　＠ａＯａＩ　
ａ２ａ３　”　、　ａＣＥ　ａｌ、　ａ２．　ＥＬ５は
７６進数を表わす）がセットされると、バッファメモリ
コにアドレスＡに対応するマイクロ命令が保持されてい
るかを調べるためにアドレスアレイ３が索引される。ア
ドレスアレイ３の１ａ１ａ２″番地にａｏ′が保持され
ていれば、比較器ｌは一致を検出し、制御線ＩＯに読み
出されたバッファメモリコの”　ａ、ａ２　ｅＬ５　”
番地の内容が有効化され、これを実行するとともに、次
のマイクロ命令アドレスがレジスタｌにセットされる。

アドレスアレイ３の＠、、＆２ＩＴ番地の内容が１ａｏ
″でない場合には、比較器ダは不一致を検出し、ロード
制御回路６を起動すると同時に制（財）ｍｉｏを無効化
してマイクロプログラムの実行を停止させる。起動され
たロード制御回路１は、レジスタ／のビットθ〜／／に
保持された”　ａｏａＩ　ａ２　”から対応するブロッ
クのマイクロ命令部を大８ｔｈｔメモリ！から読み出し
、バッファメモリコの＠６．１ａ２０″〜＠ａ１　＆２
　Ｆ　”番地へ順次これを書込むとともてアドレスアレ
イ３０＠、４．ｎ番地に１ａｏ″′を書込む。また同時
に、このブロックのロード形態指定部のリンク■を調べ
、このビットが１０ｎならば、ロードすべきブロックは
唯一つであるためにロード動作を終了し、制御線１０に
新ただ読出されたバッファメモリーの＠ａＩ　ａ２　ａ
３　”番地の内容を有効化してマイクロプログラムの実
行を再開する。

一方、このビットが１ノ″の場合には、ロード形態指定
部のリンクブロック指定で与えられるアドレスＢ　（ｗ
　”ｂＯｂｌ　ｂ２０”　、　ｂＯ，ｂｌ、　ｂ２ば７
６進数を表わす）に対応するブロックのマイクロ命令部
を大容量メモリ！から読み出し、バッファメモリコの“
ｂ、ｂ２０′〜“ｂ、　ｂ２Ｆ”番地へ順次これを書込
むとともて、アドレスアレイＪのｂ１ｂ２”　番地に“
ｂ。＃を書込む。また同時に、アドレスＢに対応するブ
ロックのリンク■を調べ、さらにロードすべきブロック
があるかどうか判断する。以後、同様の動作が行なわれ
、リンクＶが”０”のブロックが見つかる迄くり返され
る。リンク■が“ｏ−ｒのブロックのロードか完了する
と、ブロックロード動作を終了し、新たに制御線１０に
バッファメモリコの”ａ、ａ２　ａ３　’番地の内容を
読出し、これを有効化してマイクロプログラムの実行を
再開するとともに、次のマイクロ命令アドレスがレジス
タ／にセットされる。

あるオペレーションを実行するために必要な一連のマイ
クロ命令を含む複数のブロックを上記のような手段でリ
ンクさせておくことで、［准−回のブロックロード動作
でそのオペレーションを実行するに足るマイクロ命令を
バッファメモリ上にロードすることができる。

以上説明した本実施例においては、マイクロプログラム
の各ブロックに対応し、該各ブロックと関連したブロッ
クを指示するためのリンク情−服は大容量メモＩＪ　５
に格納されているが、大容量メモリよとロード制御回路
６との間にレジスタな設け、該レジスタに前記リンク情
報を記憶させておくように構成することも可１屯である
。

発明の詳細 な説明したように、本発明によれば、マイクロ命令の関
連し合った複数のブロックをリンクさせ、これらの関連
し合った次数のブロックをｍ　−回のブロックロード動
作でバッファメモリ上にロードできるようにすることＫ
より、マイクロ命令のブロックロードにかかるオーバヘ
ッドをなくし、処理性能を大幅に向上させることができ
るという効果が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック構成図、第一
図は第１図の大容量メモリに記憶されたマイクロプログ
ラムのｌブロックの構成図、第３図は第１図のロード形
態指定部の詳細の説明図である。 ／・・・レジスタ、コ・・・バッファメモリ、３・・・
アドレスアレイ、ダ・・・比較器、！・・・大容量メモ
リ、６・・・ロード制御回路、１０・・・制御線特許出
願人　　　日本電気株式会社 代　理　人　　　弁理士　熊谷雄太部 第１図

Claims (1)

1. 【特許請求の範囲】 一連のマイクロ命令から成るマイクロプログラムを記憶
   するための領域を含む大容量メモリと、前記マイクロプ
   ログラムを複数のブロックに分割し、その一部をブロッ
   ク単位に保持するための複数のブロックから成るバッフ
   ァメモリと、前記バッファメモリ上に所望のマイクロ命
   令が保持されているか否かを確認するための第１の手段
   と、 前記大容量メモリ上に記憶されたマイクロプログラムの
   各ブロックに対応し、該各ブロックと関連したブロック
   を指示するためのリンク情報を与える第２の手段と、 前記バッファメモリ上に所望のマイクロ命令が保持され
   ていないときに、前記大容量メモリからバッファメモリ
   へ所望のマイクロ命令をロードするとともに、必要なら
   ば前記リンク情報で指示される一つ又は複数のブロック
   をも同時に前記バッファメモリへロードするよう制御す
   るロード制御回路と、 を具備することを特徴としたバッファメモリ方式のマイ
   クロプログラム制御装置。