JPS629436A - マイクロプログラム制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、大容量メモリからバッファメモリにロードし
たマイクロプログラムの一部をバッファメモリ上で実行
するバッファメモリ方式のマイクロプログラム制御装置
に関する。

〔概　要〕

本発明は、バッファメモリ方式のマイクロブロダラム制
御装置において、 バッファメモリとして、マイクロプログラムの一部をブ
ロック単位に保持する複数のブロックからなる第１のバ
ッファメモリと、関連する１ブロック分のマイクロ命令
を保持する第２のバッファメモリの二つを設け、ブロッ
クロード時に関連するもう一つのブロックを先取りする
ことにより、ブロックロード時におけるオーバヘッドを
な（し、処理性能の向上を図ったものである。

〔従来の技術〕

マイクロプログラムにより制御される情報処理装置にお
いては、その性能を向上させるために、最近ではマイク
ロプログラムの容量を増加させている。しかし、性能を
向上させるためにはマシンサイクルの短縮や装置価格の
低減なども要求され、−友釣に制御メモリの容量を増加
させることはできない。

これらの問題の解決のために、特願昭５５−９０１５４
号公報に記載されたマイクロプログラム制御装置におい
てオーバレイ方式が、また特願昭５７−１５９６号公報
に記載されたマイクロプログラム制御方式においてバッ
ファメモリ方式が提案されている。

これらの装置は、大容量メモリ上に記憶されたマイクロ
プログラムを複数のブロックに分割し、このブロックを
単位として高速バッファメモリ上にロードし、マイクロ
プログラムの実行は高速バッファメモリ上で行う形態の
ものである。

〔発明が解決しようとする問題点〕

ところで、あるオペレーション単位の実行を制御するマ
イクロプログラムは、多くの場合一つのまとまったかた
まりすなわちブロックの中で閉じており、かつある一連
の流れに沿って実行されて行く。上述のような従来の装
置においては、この一つのブロックが非常に大きい場合
、バッファメモリ上へのロード動作は何度も行われる必
要が生ずるが、１回当たりのロード動作には本来のデー
タ転送以外にロード動作の起動時および終了時に各々オ
ーバヘッドとなる時間が必要であり、このオーバヘッド
時間が積み重なって処理時間の増大を招く欠点がある。

一方、このオーバヘッド時間の削減のために１回当たり
のロード量を大きくする方法では、このブロックが小さ
い場合にはバッファメモリの使用効率を低下させてしま
う欠点がある。

本発明の目的は、上記の欠点を除去することにより、ブ
ロックロード時におけるオーバヘッドをなくし、処理性
能の向上を図ったバッファメモリ方式のマイクロプログ
ラム制御装置を提供することにある。

〔問題点を解決するための手段〕

本発明は、マイクロプログラムが記憶された大容量メモ
リからバッファメモリにロードしたマイクロプログラム
の一部を上記バッファメモリ上で実行するマイクロプロ
グラム制御装置において、上記バッファメモリが、マイ
クロプログラムの一部をブロック単位に保持する複数の
ブロックからなる第１のバッファメモリと、１ブロック
分のマイクロ命令を保持する第２のバッファメモリとが
らなり、上記第１のバッファメモリ上に所望のマイクロ
命令が保持されているかを確認する手段と、上記大容量
メモリ上の上記マイクロプログラムの各ブロックに対応
し各ブロックが関連した別のブロックを指示するための
リンク情報を与える手段と、上記第１のバッファメモリ
上に所望のマイクロ命令が保持されていないとき、この
所望のマイクロ命令を含むブロックを上記大容量メモリ
から上記第１のバッフ１メモリヘロードする制御手段と
上記リンク情報で指示されるもう一つのブロックを上記
大容量メモリから上記第２のバッフ１メモリヘロードす
る制御手段と、これを上記第１のバッファメモリへ転送
する制御手段とを備えたことを特徴とする。

〔作　用〕

本発明は、互いに関連した二つのマイクロ命令ブロック
をリンク情報によりリンクさせておき、あるブロックの
ブロックロードを行うとき、確認手段、リンク情報手段
およびロード制御手段により、まず所望のブロックを制
御メモリとして使われる第１のバッファメモリへ、次い
で所望のブロックとリンクしたもう一つのブロックは第
２のバソファメモリヘロードするようにし、かつ第１の
バッファメモリへのロードが完了した時点でマイクロ命
令を起動し、マイクロ命令の実行と第２のバッファメモ
リへのロードをオーバラップさせることで、見掛は上こ
のロード時間をゼロとすることにより、ブロックロード
時におけるオーバヘッドをなくし、第２のバッファメモ
リに保持した命令を実行するときは、第１のバッファメ
モリへ転送することにより、処理性能の向上が図られる
。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例を示す構成図である。

本実施例におけるマイクロプログラムは６５．５３６ワ
ードの容量からなり、そのマイクロ命令アドレスは１６
ビツトからなるものである。第１図おいて、レジスタ１
は１６ビツトのマイクロ命令アドレスを保持するための
レジスタ、バッファメモリ２は、４．０９６ワードの容
量を有するメモリ、アドレスアレイ３は２５６個のエン
トリを有するアドレスアレイである。バッファメモリ２
は１６ワードを一つのブロックとして２５６のブロック
に分割されており、各ブロックはアドレスアレイ３の各
エントリに対応している。バックアップメモリ２にはレ
ジスタ１のビット４〜１５がアドレス情報として与えら
れ、アドレスアレイ３にはビット４〜１１がアドレス情
報として与えられている。アドレスアレイ３の各エント
リには、対応するバッファメモリ２のブロック内に保持
されているマイクロ命令のマイクロ命令アドレスのビッ
トＯ〜３が格納されている。

比較器４のレジスタ１のビットＯ〜３とアドレスアレイ
３の出力とを比較し、レジスタ１に保持されたマイクロ
命令アドレスに対応するマイクロ命令がバッファメモリ
２に保持されているか否かを検出する。大容量メモリ５
は６５．５３６ワードのマイクロプログラムを記憶する
領域を含むものである。

この大容量メモリ５上に記憶されたマイクロプログラム
はそれぞれ１６ワードずつのマイクロ命令ブロックに分
割されてりおり、各ブロックは第２図に示すように、ロ
ード形態指定部と１６ワードのマイクロ命令部とからな
る。ロード形態指定部の詳細を第３図に示す。ロード形
態指定部は・リンフレＶがｒＯＪのときりツクすべきブ
ロックがないことを示し、「１」のときりツクすべきブ
ロックがあることを示す。リンクブロック指定は１６ビ
ツトからなりリンクＶが「１」のとき該当するブロック
とリンクしたもう一つのブロックを指定する。

マイクロ命令部は１６ワードのマイクロ命令からなる。

ロード制御回路６は大容量メモリ５からバッファメモリ
２へのマイクロ命令のロード動作を上記ブロック単位に
制御するもので、大容量メモリ５上のロード対象ブロッ
クのロード形態指定部の内容により、一度に一つまたは
二つのブロックのロードを行う制御回路である。バッフ
ァメモリ７は１６ワードの容量を有し、大容量メモリ５
に比して十分高速にアクセス可能なメモリである。

本発明の特徴は、レジスタ１、バッファメモリ２．７、
アドレスアレイ３およびロード制御回路６を設けたこと
にある。

次に、順を追って本実施例の動作を説明する。

まず、レジスタｌにアドレスＡ　（＝　ｒａｏ　ａｌ　
ａｘａｓ　Ｊ　、ａｏ、ａｔ　ｓ　ａｔ　％　ａｓは１
６進数を表す、）がセットされると、バッファメモリ２
にアドレスＡに対応するマイクロ命令のが保持されてい
るかを調べるためにアドレスアレイ３が索引される。

アドレスアレイ３の「ａｌａｚＪ番地に「ａｏ」が保持
されていれば、比較器４は一致を検出し、制御線１０に
読出されたバッファメモリ２のｒａｔａｔ　ａｓ　Ｊ番
地の内容が有効化されこれを実行するとともに、次のマ
イクロ命令アドレスがレジスタ１にセットされる。アド
レスアレイ３のｒａｔａｔ」番地の内容が「ａｏ」でな
い場合には、比較器４は不一致を検出し、ロード制御回
路６を起動すると同時に制御線１０を無効化してマイク
ロプログラムの実行を停止させる。起動されたロード制
御回路６は、レジスタ１のビット０〜１１に保持された
ｒａｏ　ａｌ　　ａｘ　Ｊから対応するプロ・ツクがベ
ツファメモリ７上に保持されているかを調べ、保持され
ていればこれを読出し、保持されていなければ対応する
ブロックのマイクロ命令部を大容量メモリ５から読出し
て、いずれの場合もバッファメモリ２のｒａｔ　　ａｚ
　ＯＪ〜ｒａ、ａ、ＦＪ番地へ順次これを書込むととも
にアドレスアレイ３のｒａｓ　ａｔ　Ｊ番地に「ａｏ」
を書込む。対応するブロックをバッファメモリ７よりロ
ードした場合、ロ°−ド動作はこれで終了し、新たに制
御線１０に読出されたバッファメモリ２の「ａ、ａ、ａ
３Ｊ番地の内容が有効化されマイクロプログラムの実行
を再開する。また、対応するブロックがバッファメモリ
７にもなかった場合には、大容量メモリ５上の対応する
ブロックのロード形態指定部のリンクＶを調べ、このビ
ットが「０」ならばロードすべきブロックは一つのみで
あると判断してロード動作を終了し、制御線１０に新た
に読出されたバッファメモリ２の「ａｔａ、ａ３Ｊ番地
の内容を有効化してマイクロプログラムの実行を再開す
る。

一方、リンクＶが「１」の場合も制？Ｉ線１０に、新た
に読出されたバッファメモリ２の「ａ、ａｔａｓＪ番地
の内容を有効化しマイクロ命令の実行が開始されるが、
マイクロ命令の実行と平行してロード動作は続けられ、
リンクブロック指定で与えられるアドレスＢ　（＝　ｒ
ｂｏ　　ｂ、ｂｚ　ｂ、Ｊ、ｂｏ、ｂ、　、ｂ、　、ｂ
、は１６進数を表す。）に対応するブロックのマイクロ
命令を大容量メモリ５から読出し、バッファメモリ７の
「０」〜「Ｆ」番地へ順次これを書込む。これが終了す
ると、バッファメモリ７にアドレスＢに対応するブロッ
クが保持されていることをロード制御回路６内に保持し
てロード動作を終了する。マイクロ命令の実行が進み、
レジスタｌにアドレスＢがセントされると、アドレスア
レイ３のｒｂ＋ｂｔＪ番地には「ｂｏ」が保持されてい
ないので、比較器４は不一致を検出し制御＆１１０を無
効化してマイクロプログラムの実行を停止させるととも
にロード制御回路６を起動する。ロード制御回路６はバ
ッファメモリ７にアドレスＢに対応するブロックが保持
されているかどうか調べ、保持されているのでバッファ
メモリ７からこれを読出し、順次バッファメモリ２のｒ
ｂ＋　ｂｚ　０＝ｂｔ　ｂｚ　ＦＪ番地へ書込むととも
にアドレスアレイ３のｒｂ＋ｂｔＪ番地に「ｂ、」を書
込む、これが終了するとバッファメモリ２のｒｌ）＋　
　ｂｔ　ｂｚ　Ｊ番地から新たに制御線１０に読出され
た内容が有効化されマイクロプログラムの実行がアドレ
スＢから再開される。

上記のように互いに関連した二つのマイクロ命令ブロッ
クをリンク情報でリンクさせておき、あるブロックのブ
ロックロードを行うときに、まず所望のブロックを制御
メモリとして使われる第１のバッファメモリ２へ、次い
で所望のブロックとリンクしたもう一つのブロックは第
２のバッファメモリフヘロードするようにし、かつ第１
のバッファメモリ２へのロードが完了した時点でマイク
ロ命令を起動し、マイクロ命令の実行と第２のバッファ
メモリ７へのロードとをオーバラップさせることで見掛
は上このロード時間がゼロとなる。

その上第２のバッファメモリ７としては大容量メモリよ
りも十分に高速動作をするものを用いているので、第２
のバッファメモリ７に保持されてたマイクロ命令が所望
されたとき、大容量メモリ５からのロード時間に比して
十分短い時間で第２のバッファメモリ７から第１のバッ
ファメモリ２への転送を行うことが可能である。

〔発明の効果〕

以上説明したように本発明によれば、上記の手段により
、マイクロ命令のブロックロード時間遅するもう一つの
ブロックを先取りすることにより、ブロックロード時に
おいてかかるオーバヘッドをなくし、処理性能を大幅に
向上できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック構成図。 第２図は第１図の大容量メモリに記憶されたマイクロプ
ログラムの１ブロツクの構成図。 第３図は第２図のロード形態指定部の説明図。 １・・・レジスタ、２．７・・・バッファメモリ、３・
・・アドレスアレイ、４・・・比較器、５・・・大容量
メモリ、６・・・ロード制御回路、１０・・・制御線。 実施例全体図 冗　１　閏 マイクロプログラムの１ブロック構成図リンクＶ ロード形態指定部説明図 荒う図

Claims (1)

【特許請求の範囲】
1. （１）マイクロプログラムが記憶された大容量メモリか
   らバッファメモリにロードしたマイクロプログラムの一
   部を上記バッファメモリ上で実行するマイクロプログラ
   ム制御装置において、 上記バッファメモリが、マイクロプログラムの一部をブ
   ロック単位に保持する複数のブロックからなる第１のバ
   ッファメモリと、１ブロック分のマイクロ命令を保持す
   る第２のバッファメモリとからなり、 上記第１のバッファメモリ上に所望のマイクロ命令が保
   持されているかを確認する手段と、上記大容量メモリ上
   の上記マイクロプログラムの各ブロックに対応し各ブロ
   ックが関連した別のブロックを指示するためのリンク情
   報を与える手段と、 上記第１のバッファメモリ上に所望のマイクロ命令が保
   持されていないとき、この所望のマイクロ命令を含むブ
   ロックを上記大容量メモリから上記第１のバッファメモ
   リへロードする制御手段と上記リンク情報で指示される
   もう一つのブロックを上記大容量メモリから上記第２の
   バッファメモリへロードする制御手段と、これを上記第
   １のバッファメモリへ転送する制御手段とを 備えたことを特徴とするマイクロプログラム制御装置。