JPS61283933A - マイクロプログラム制御システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は主記憶装置から制御メモリにロードしたマイク
ロプログラムを制御メモリ上で実行するマイクロプログ
ラム制御システムに関する。

〔従来の技術〕

従来、大容量メモリから高速制御少モリにマイクロプロ
グラムをロードして実行する形式のこの種の装置におい
て□は、マイク−占論理アドレスと主記憶装置」二の実
アドレスとの対応関係を示すアドレス変換テーブルを設
け、主記憶装置から制御メモリへのマイクロ命令のロー
ド動作をブロック単位に制御する方式を使用していた（
特願昭５７−１８３３８９号）。

〔発明が解決しようとする問題点〕

上述した従来のマイクロプログラム制、御システムは、
主記憶装置中のマイクワプログラムを格納する領域の実
アドレスが大きな値である場合、アドレス変換テーブル
中の１マイクロ命令を指し示す実アドレスに必要なビッ
ト数が大きなものとなるという問題点がある。これに加
え、マイクロプログラムが増加すると、アドレス変換テ
ーブルはさらに大容量を必要となり、アドレス変換テー
ブルの高価格を生じるばかりでなく、アドレス変換テー
ブルの使用効率を低下させるという問題点がある。

〔問題点を解決するための手段〕

本発明の装置はマイクロ論理アドレスを保持するレジス
タと、前記マイクロ論理アドレスの第１の部分アドレス
によりアクセスされｉ数のブロックから構成されてマイ
クロ命令を保持する制御メモリと、前記マイクロ論理ア
ドレスの第１の部分アドレスの部分アドレスよりアクセ
スされ前記制御メモリの複数のブロックのそれぞれに格
納されているマイクロ命令に対応したマイクロ論理アド
：：　ｌ：７：：　ｉ：芸’ｌ：：：：７：：二二［ｚ
訂ジスタに保持されているマイクロ論理アドレスの第２
の部分アドレスとを比較する比較手段と、前記マイクロ
論理アドレスの第２の部分アドレスを陰むマイクロ論理
アドレスの第３の部分アドレスにより索引されることに
より前記マイクロ論理アドレスに対応する実アドレスの
第１の部分アドレスを出力するアドレス変換テーブルと
、一連のマイクロ命令からなるマイクロプログラムを記
憶する領域を含む主記憶装置と、前記比較手段の結果が
不一致のときには前記マイクロ論理アドレスに対応する
実アドレスの第２の部分アドレスを固定値として与え該
第２の部分アドレスと前記実アドレスの第１の部分アド
レスとを含むアドレス信号により前記主記憶装置から前
記制御メモリへ前記マイクロ命令を前記ブロック単位で
ロードするロード制御装置とを含んで構成される。

〔実施例〕

次に、本発明の実施例について図面を参照しながら詳細
に説明する。

本発明の一実施例のブロック図を第１図に示す。

第１図のマイクロプログラム制御システムはレジスタ１
と制御メモリ２と、アドレスアレイ３と、比較器４と、
アドレス変換テーブル５と、主記憶装置６と、ロード制
御装置７とを具備して実現したものである。

本実施例においては、マイクロプログラムは、１ワード
１６バイトで構成され６５，５３６ワードの容量から成
り、そのマイクロ論理アドレスは１６ビツトから成るも
のとする。第１図において、レジスタ１は１６ビツトの
マイクロ論理アドレスを保持するためのレジスタ、制御
メモリ２は１ワード１６バイトで構成され４，０９６ワ
ードの容量を有するメモリ、アドレスアレイ３は２５６
個のエントリを有する回路である。制御メモリ２は１６
ワード毎に２５６のブロックに分割されており、各ブロ
ックはアドレスアレイ３の各エントリに対応している。

制御メモリ２にはレジスタ１のビット４〜１５がアドレ
ス情報として与えられ、アドレスアレイ３にはビット４
〜１１がアドレス情報とした与えられている。アドレス
アレイ３の各エントリには、対応する制御メモリ２のブ
ロック内に保持されているマイクロ命令のマイクロ論理
アドレスのビット０〜３が格納されている。比較器４は
レジスタ１のビット０〜３とアドレスアレイ３の出力と
を比較し、レジスタ１に保持されたマイクロ論理アドレ
スに対応するマイクロ命令が制御メモリ２に保持されて
いるか否かを検出する。アドレス変換テーブル５はレジ
スタ１のビット０〜７を索引情報として使用した１項目
８ピッ１〜から成る２５６個の項目より構成されている
。

主記憶装置６は６５，５３６ワードのマイクロプログラ
ムを記憶する領域を含み３２ピツＩ・から成る実アドレ
スによりアクセスされるものである。

この主記憶装置６上に記憶されたマイクロプログラムは
それぞれ２５６ワードのグループに分割され、この各グ
ループの先頭の実アドレスに関する情報がロード制御装
置７の固定値とアドレス変換デープル５の対応する各項
目とに保持されている。

ロード制御装置７はマイクロ論理アドレスに対応する主
記憶装置６上の実アドレスの一部を固定値として墜えア
ドレス変換テーブル５より与えられる実アドレスの一部
と結合させることにより得られる実アドレスを用いて主
記憶装置６から制御メモリ２へのマイクロ命令のロード
動作を上記ブロック単位に制御するための回路である。

レジスタ１に保持されたマイクロ論理アドレスに対応し
たマイクロ命令が制御メモリ２上に存在しないときには
、まず、ロード制御装置７はこれを指示し、ロード制御
装置７のビット０〜１１にはマイクロ論理アドレスに対
応する主記憶装置６上の実アドレスの一部を固定値とし
て与えられ、ビット１２〜１９にはアドレス変換テーブ
ル５より与えられ２８ビツトの情報が供給され、ピッ）
−２０〜２３にはレジスタ１のビット８〜１１が供給さ
れ、ビット２４〜３１にはすべてゼロの情報を与え、こ
れらの情報より対応するブロックの先頭アドレスを求め
る。求められた実アドレスにより主記憶装置６からレジ
スタ１の内容に対応するマイクロ命令を含む１６ワード
が読出され制御メモリ２の対応するブロックへこれがロ
ードされる。このとき、同時にアドレスアレイ３の対応
するエンＩ・りに対してレージスタ１のビットＯ〜３の
内容を書き込むことが指示される。

次に第２図に示すようなマイクロ命令シーケンスを実行
する具体例について本実施例の動作を詳細に説明する。

この場合のマイクロプログラム領域の先頭実アドレスは
１６進の“ＯＯ］、　０００００°゛とする。第３図は
主記憶装置６におけるマイクロプログラム領域およびそ
の主記憶装置上での実アドレスを示す。したがって第１
図において、ロード制御装Ｗ７で４えちれる固定値は１
６進の”　００１°′となる。また、アドレスアレイ３
には初期値として１６進の゛２０′′２０°′０°′、
゛′３１′′番地に１６進の′２′′が書き込まれてい
るとする（′　　′は１６進数を表わす）。

まずレジスタ１に’０２００”がセットされる。

ステップ１：制御メモリ２にアドレスとして１６進の“
２０　ｏ　”が供給され、１６進の゛”　２００　”番
地の内容が出力信号線１１に読出される。同時に、ア ドレスアレイ３には１６進アドレス ゛′２０′′が供給され、出力信号線１２に１６進の゛
０パが読出される。

比較器５の入力はともに１６進の′ ０°“であるため、出力信号線１１が 有効化されるとともにレジスタ１に ステップ２の１６進アドレス゛０２ ０２パがセットされる。

ステップ２ニステツプ１と同様にして制御メモリ２の１
６進アドレス゛２０２″゛番 地の内容が読出されて有効化される。

レジスタ１にステップ３の１６進ア ドレス゛’１３１４°°がセットされる。

ステップ３：制御メモリ２がら１６進アドレスの°’３
１４”番地の内容が出力信号 線１１に読出される。同時にアドレ スアレイ３から１６進アドレスの′ ３１”番地の内容、すなわち、１６ 進の“２゛′が出力信号線１２に読出 される。比較器５の入力は片方が１ ６進の′１°′であり、いま一方力用 ６進の°゛２”であるため、制御メモ リ３の出力信号線１１の内容は無効 化され、ロード制御装置７に起動が かけられる。また、アドレス変換テ ーブル５にアドレスとして１６進の １３″が供給され、１６進のマイ クロ論理アドレス゛’１３００°”に対応するマイクロ
命令が格納されてい る主記憶装置６上での実アドレスの 一部０１０″が出力信号線１３に読 出され、レジスタ１の出力ビット８ 〜１１（−゛１”°）とともにロード 制御装置７に送出される。ロード制 御装置７はビット０〜１１にマイク ロ論理アドレスに対応する主記憶装 置６上の実アドレスの一部を固定値 として情報“００１”を与え、ピッ ）１２〜１９に出力信号線１３の情 報“１０”を受はピッｌ〜２０〜２３ にレジスタ１のビット８〜１１の情 報を受はビット２４〜３１に“００°′情報を与えるる
ことで、１６進のマ イクロ論理アドレス“”１３１０”に 対応するマイクロ命令が格納されて いる主記憶装置６上での実アドレス “００１１０１００”を求める。第 ４図は３２ビツトの実アドレスを構 成する各信号の説明図である。この アドレスにより主記憶装置６から１ ６進のマイクロ論理アドレス゛１３ １０”〜“１３１Ｆ”に対応した１ ６ワードのマイクロ命令を読出し制 御メモリ２の１６進アドレスの“３ １０”番地〜“３１Ｆ°“番地に順次 これを書き込むと同時に、アドレス アレイ３の１６進アドレス“３１″ 番地にレジスタ１のビット０〜３に 保持されている１６進データ“′１゛ を書き込む９以上の過程が終了する と制御メモリ２の出力信号線１１に は新たな１６進アドレスの“３１４′”番地の内容が読
出され、アドレスア レイ３の出力信号線１２には１６進 アドレス“３１”番地の新たな内容 “１”が読出されて比較器４に入力 される。比較器４の入力はともに“′ １”であるため出力信号線１１が有 効化されるとともに、レジスタ１に ステップ４の１６進アドレス“′１３ １５”がセットされる。

以後、同様の動作が繰返される。

このようにして本実施例では主記憶装置中のマイクロプ
ログラムを格納する領域の実アドレスが３２ビツトとい
う太き−な値にも拘らず、その一部を固定値としてロー
ド制御装置において与えることによりアドレス変換テー
ブル°の容量を小さくできこの使用効率を高めている。

〔発明の効果〕

以上説明したように本発明によれば、マイクロ論□理ア
ドレスで索引されることによりマイクロ論理アドレスに
対応する実アドレスの一部を与えるためのアドレス変換
テーブルを設け、ロード制御装置がマイクロ論′理アド
レスに対応する主記憶装置上の実アドレスの一部を固定
値として与え、アドレス変換テーブルより与えられる実
アドレスの一部を結合させることにより得られる実アド
レスを用いて主記憶装置から制御メモリへのマイクロ命
令のロード動作をブロック単位に制御することにより、
必要最小限の容量のアドレス変換テーブルでマイクロ論
理アドレスと主記憶装置上の実アドレスとを自由に対応
づけることを可能とし、□アドレス交換手−ブルの使用
効率を高めるとともに、より安価でマイクロプログラム
制御システムを実現できるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
マイクロ命令シーケンスの一例を示す図、第３図は主記
憶装置におけるマイクロプログラム領域およびマイクロ
論理アドレスと実アドレスとの対応の一例を示す図、第
４図はロード制御装置の送出する実アドレスを示す信号
の構成例を示す図である。 １・・・レジスタ、２・・・制御メモリ、３・・・アド
レス、４・・・比較器、５・・・アドレス変換テーブル
、６・・・主記憶装置、７・・・ロード制御装置、１１
〜１３・・・信号線。

Claims (1)

1. 【特許請求の範囲】 マイクロ論理アドレスを保持するレジスタと、前記マイ
   クロ論理アドレスの第１の部分アドレスによりアクセス
   され複数のブロックから構成されてマイクロ命令を保持
   する制御メモリと、前記マイクロ論理アドレスの第１の
   部分アドレスの部分アドレスによりアクセスされ前記制
   御メモリの複数のブロックのそれぞれに格納されている
   マイクロ命令に対応したマイクロ論理アドレスの第２の
   部分アドレスを格納するアドレスアレイと、 前記アドレスアレイからの出力と前記レジスタに保持さ
   れているマイクロ論理アドレスの第２の部分アドレスと
   を比較する比較手段と、 前記マイクロ論理アドレスの第２の部分アドレスを含む
   マイクロ論理アドレスの第３の部分アドレスにより索引
   されることにより前記マイクロ論理アドレスに対応する
   実アドレスの第１の部分アドレスを出力するアドレス変
   換テーブルと、一連のマイクロ命令からなるマイクロプ
   ログラムを記憶する領域を含む主記憶装置と、 前記比較手段の結果が不一致のときには前記マイクロ論
   理アドレスに対応する実アドレスの第２の部分アドレス
   を固定値として与え該第２の部分アドレスと前記実アド
   レスの第１の部分アドレスとを含むアドレス信号により
   前記主記憶装置から前記制御メモリへ前記マイクロ命令
   を前記ブロック単位でロードするロード制御装置とを含
   むことを特徴とするマイクロプログラム制御システム。