JP2001209575A - 信号処理装置 - Google Patents
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Abstract
(57)【要約】
【課題】 同一のプログラムを複数のＤＳＰ回路ブロッ
クへ同時にダウンロードすることによりダウンロード時
間を短縮し、ＤＳＰのプログラム切替時間を短縮するこ
とを目的とする。 【解決手段】 ２以上のＤＳＰ回路ブロックがシステム
バスに接続される信号処理装置であって、各ＤＳＰ回路
ブロックが、ＤＳＰプログラムを保持するローカルメモ
リと、ローカルメモリからＤＳＰプログラムを読み出す
ＤＳＰと、システムバス上のデータをローカルメモリへ
書き込むインターフェース回路からなり、各ローカルメ
モリは、システムバス上の同一アドレス領域にマッピン
グされる。
クへ同時にダウンロードすることによりダウンロード時
間を短縮し、ＤＳＰのプログラム切替時間を短縮するこ
とを目的とする。 【解決手段】 ２以上のＤＳＰ回路ブロックがシステム
バスに接続される信号処理装置であって、各ＤＳＰ回路
ブロックが、ＤＳＰプログラムを保持するローカルメモ
リと、ローカルメモリからＤＳＰプログラムを読み出す
ＤＳＰと、システムバス上のデータをローカルメモリへ
書き込むインターフェース回路からなり、各ローカルメ
モリは、システムバス上の同一アドレス領域にマッピン
グされる。
Description
【０００１】
【発明の属する技術分野】この発明は、信号処理装置に
係り、さらに詳しくは、複数組のＤＳＰ（Digital Sign
al Processor）及びローカルメモリを備え、各ローカル
メモリに対しＤＳＰ用プログラムをダウンロードする信
号処理装置の改良に関する。
係り、さらに詳しくは、複数組のＤＳＰ（Digital Sign
al Processor）及びローカルメモリを備え、各ローカル
メモリに対しＤＳＰ用プログラムをダウンロードする信
号処理装置の改良に関する。
【０００２】
【従来の技術】この種の従来の信号処理装置は、例えば
特開平６−１３９０６６号公報、特開平１０−１８７５
９９号公報、特開平８−２４９２７２号公報に開示され
ている。
特開平６−１３９０６６号公報、特開平１０−１８７５
９９号公報、特開平８−２４９２７２号公報に開示され
ている。
【０００３】図１４は、従来の信号処理装置の一例を示
したブロック図である。図中の１はメインＣＰＵ、２は
プログラム格納メモリ、３はメインＣＰＵ１のローカル
バス、４はシステムバス、５−１〜５−ｎはｎ個のＤＳ
Ｐ回路ブロックである。プログラム格納メモリ２は、Ｃ
ＰＵローカルバス３を介してメインＣＰＵ１に接続され
ている。また、メインＣＰＵ１及びＤＳＰ回路ブロック
５−１〜５−ｎはシステムバス４に接続されている。こ
のシステムバス４は、制御信号、アドレスバス及びデー
タバスからなる。
したブロック図である。図中の１はメインＣＰＵ、２は
プログラム格納メモリ、３はメインＣＰＵ１のローカル
バス、４はシステムバス、５−１〜５−ｎはｎ個のＤＳ
Ｐ回路ブロックである。プログラム格納メモリ２は、Ｃ
ＰＵローカルバス３を介してメインＣＰＵ１に接続され
ている。また、メインＣＰＵ１及びＤＳＰ回路ブロック
５−１〜５−ｎはシステムバス４に接続されている。こ
のシステムバス４は、制御信号、アドレスバス及びデー
タバスからなる。
【０００４】また、図中の６−１〜６−ｎはＤＳＰ、７
ａ−１〜７ａ−ｎはプログラムメモリ（ローカルメモ
リ）、８−１〜８−ｎはＤＳＰローカルバス、９ａ−１
〜９ａ−ｎはインタフェース回路、１０−１〜１０−ｎ
はプログラムメモリ制御信号、１１−１〜１１−ｎはリ
セット回路、１２−１〜１２−ｎはリセット信号であ
る。なお、符号末尾の−ｉ（１≦ｉ≦ｎ）は、各ＤＳＰ
回路ブロックの別を示しており、本明細書では必要に応
じて適宜省略する。
ａ−１〜７ａ−ｎはプログラムメモリ（ローカルメモ
リ）、８−１〜８−ｎはＤＳＰローカルバス、９ａ−１
〜９ａ−ｎはインタフェース回路、１０−１〜１０−ｎ
はプログラムメモリ制御信号、１１−１〜１１−ｎはリ
セット回路、１２−１〜１２−ｎはリセット信号であ
る。なお、符号末尾の−ｉ（１≦ｉ≦ｎ）は、各ＤＳＰ
回路ブロックの別を示しており、本明細書では必要に応
じて適宜省略する。
【０００５】ＤＳＰ６は、ＤＳＰローカルバス８を介し
て、プログラムメモリ７ａからプログラムを読み出し実
行する。ＤＳＰローカルバス８は、制御信号、アドレス
バス及びデータバスからなり、インタフェース回路１０
の制御の下で、システムバス４とＤＳＰローカルバス８
の双方からプログラムメモリ７ａへアクセス可能であ
る。すなわち、インタフェース回路９ａは、システムバ
ス４又はＤＳＰローカルバス８の制御信号及びアドレス
信号に基づき、プログラムメモリ７ａに対しプログラム
メモリ制御信号１０（チップセレクト信号、リード信
号、ライト信号）を出力する。リセット回路１１は、シ
ステムバス４を介してＣＰＵに制御され、ＤＳＰ６に対
しリセット信号１２を出力する。
て、プログラムメモリ７ａからプログラムを読み出し実
行する。ＤＳＰローカルバス８は、制御信号、アドレス
バス及びデータバスからなり、インタフェース回路１０
の制御の下で、システムバス４とＤＳＰローカルバス８
の双方からプログラムメモリ７ａへアクセス可能であ
る。すなわち、インタフェース回路９ａは、システムバ
ス４又はＤＳＰローカルバス８の制御信号及びアドレス
信号に基づき、プログラムメモリ７ａに対しプログラム
メモリ制御信号１０（チップセレクト信号、リード信
号、ライト信号）を出力する。リセット回路１１は、シ
ステムバス４を介してＣＰＵに制御され、ＤＳＰ６に対
しリセット信号１２を出力する。
【０００６】メインＣＰＵ１は、信号処理装置全体の制
御を行っており、各ＤＳＰ６も、メインＣＰＵ１の制御
の下でプログラムメモリ７ａに格納されたＤＳＰ用プロ
グラムを実行している。また、システムバス４を介し
て、メインＣＰＵ１、ＤＳＰ６間でデータ入出力が行わ
れる。さらに、システムバス４には、外部とのデータ入
出力を行うＩ／Ｏブロック（不図示）が接続されてお
り、メインＣＰＵ１、Ｉ／Ｏブロック間でもデータ入出
力が行われる。
御を行っており、各ＤＳＰ６も、メインＣＰＵ１の制御
の下でプログラムメモリ７ａに格納されたＤＳＰ用プロ
グラムを実行している。また、システムバス４を介し
て、メインＣＰＵ１、ＤＳＰ６間でデータ入出力が行わ
れる。さらに、システムバス４には、外部とのデータ入
出力を行うＩ／Ｏブロック（不図示）が接続されてお
り、メインＣＰＵ１、Ｉ／Ｏブロック間でもデータ入出
力が行われる。
【０００７】図１５は、この従来の信号処理装置におけ
るシステムバス４のメモリマップ１００ａを示した図で
あり、図中の１０１−１〜１０１−ｎは、それぞれＤＳ
Ｐ回路ブロック５−１〜５−ｎへプログラムをダウンロ
ードするためのアドレス領域である。
るシステムバス４のメモリマップ１００ａを示した図で
あり、図中の１０１−１〜１０１−ｎは、それぞれＤＳ
Ｐ回路ブロック５−１〜５−ｎへプログラムをダウンロ
ードするためのアドレス領域である。
【０００８】次に動作について説明する。メインＣＰＵ
１は、プログラム格納メモリ２からＤＳＰ６−１用のプ
ログラムをリードし、ＤＳＰ６−１用のアドレス領域１
０１−１にデータ（プログラム）をライトする。ＤＳＰ
回路６−１のインタフェース回路９ａ−１は、システム
バス４上のアドレスをデコードし、アドレス領域１０１
−１に該当するならば、プログラムメモリ制御信号１０
−１を出力して、プログラムメモリ７ａ−１にシステム
バス４上のデータをライトする。
１は、プログラム格納メモリ２からＤＳＰ６−１用のプ
ログラムをリードし、ＤＳＰ６−１用のアドレス領域１
０１−１にデータ（プログラム）をライトする。ＤＳＰ
回路６−１のインタフェース回路９ａ−１は、システム
バス４上のアドレスをデコードし、アドレス領域１０１
−１に該当するならば、プログラムメモリ制御信号１０
−１を出力して、プログラムメモリ７ａ−１にシステム
バス４上のデータをライトする。
【０００９】次に、メインＣＰＵ１の指示に基づき、リ
セット制御回路１１−１が、リセット信号１２−１を所
定期間だけ有効にしてＤＳＰ６−１を初期化し、ＤＳＰ
６−１がプログラムメモリ７ａ−１のプログラムを実行
する。これをＤＳＰ回路ブロック５−ｎまで順次に行
う。
セット制御回路１１−１が、リセット信号１２−１を所
定期間だけ有効にしてＤＳＰ６−１を初期化し、ＤＳＰ
６−１がプログラムメモリ７ａ−１のプログラムを実行
する。これをＤＳＰ回路ブロック５−ｎまで順次に行
う。
【００１０】
【発明が解決しようとする課題】従来の信号処理装置は
以上のように構成され、同一のプログラムをＤＳＰに実
行させる場合にも各ＤＳＰ回路ブロックごとにダウンロ
ードを行っていた。このため、ダウンロード時間がＤＳ
Ｐの個数に比例して増大し、その結果、ＤＳＰのプログ
ラムを切替えるのに時間がかかるという問題点があっ
た。
以上のように構成され、同一のプログラムをＤＳＰに実
行させる場合にも各ＤＳＰ回路ブロックごとにダウンロ
ードを行っていた。このため、ダウンロード時間がＤＳ
Ｐの個数に比例して増大し、その結果、ＤＳＰのプログ
ラムを切替えるのに時間がかかるという問題点があっ
た。
【００１１】この発明は、上記のような問題点を解決す
るためになされたもので、同一プログラムを複数（２以
上）のＤＳＰ回路ブロックへ同時にダウンロードするこ
とによりダウンロード時間を短縮し、ＤＳＰのプログラ
ム切替時間を短縮するＤＳＰダウンロード装置を得るこ
とを一つの目的とする。
るためになされたもので、同一プログラムを複数（２以
上）のＤＳＰ回路ブロックへ同時にダウンロードするこ
とによりダウンロード時間を短縮し、ＤＳＰのプログラ
ム切替時間を短縮するＤＳＰダウンロード装置を得るこ
とを一つの目的とする。
【００１２】また、システムバスとは異なるダウンロー
ドバスからプログラムをダウンロードすることにより、
ＤＳＰを制御するＣＰＵの負荷を軽減するとともに、ダ
ウンロード時間を短縮することを一つの目的とする。
ドバスからプログラムをダウンロードすることにより、
ＤＳＰを制御するＣＰＵの負荷を軽減するとともに、ダ
ウンロード時間を短縮することを一つの目的とする。
【００１３】また、プログラムメモリをダブルバッファ
メモリとし、ＤＳＰの動作中にプログラムをダウンロー
ドすることにより、実質的にダウンロード時間を短縮す
ることを一つの目的とする。
メモリとし、ＤＳＰの動作中にプログラムをダウンロー
ドすることにより、実質的にダウンロード時間を短縮す
ることを一つの目的とする。
【００１４】
【課題を解決するための手段】本発明による信号処理装
置は、２以上のＤＳＰ回路ブロックが第１のシステムバ
スに接続される信号処理装置であって、各ＤＳＰ回路ブ
ロックが、ＤＳＰプログラムを保持するローカルメモリ
と、ローカルメモリからＤＳＰプログラムを読み出すＤ
ＳＰと、第１のシステムバス上のデータをローカルメモ
リへ書き込むインタフェース回路からなり、各ローカル
メモリは、第１のシステムバス上の同一アドレス領域に
マッピングされる。
置は、２以上のＤＳＰ回路ブロックが第１のシステムバ
スに接続される信号処理装置であって、各ＤＳＰ回路ブ
ロックが、ＤＳＰプログラムを保持するローカルメモリ
と、ローカルメモリからＤＳＰプログラムを読み出すＤ
ＳＰと、第１のシステムバス上のデータをローカルメモ
リへ書き込むインタフェース回路からなり、各ローカル
メモリは、第１のシステムバス上の同一アドレス領域に
マッピングされる。
【００１５】このため、システムバス上のアドレス領域
にデータ（プログラム）がライトされると、各インタフ
ェース回路が、それぞれのプログラムメモリへデータ
（ＤＳＰプログラム）をライトし、同一のＤＳＰプログ
ラムを２以上のＤＳＰ回路ブロックへ同時にダウンロー
ドすることができる。
にデータ（プログラム）がライトされると、各インタフ
ェース回路が、それぞれのプログラムメモリへデータ
（ＤＳＰプログラム）をライトし、同一のＤＳＰプログ
ラムを２以上のＤＳＰ回路ブロックへ同時にダウンロー
ドすることができる。
【００１６】また、本発明による信号処理装置は、３以
上のＤＳＰ回路ブロックが第１のシステムバスを介して
接続される信号処理装置であって、各ＤＳＰ回路ブロッ
クが、プログラムを保持するローカルメモリと、ローカ
ルメモリからＤＳＰプログラムを読み出すＤＳＰと、マ
ッピング番号を保持するマッピングレジスタと、第１の
システムバス上のデータをローカルメモリへ書き込むイ
ンタフェース回路からなり、各ローカルメモリは、第１
のシステムバス上のマッピング番号に基づくアドレス領
域にマッピングされ、２以上のマッピングレジスタが同
一のマッピング番号を保持する。このため、マッピング
番号ごとに同一のＤＳＰプログラムを２以上のＤＳＰ回
路ブロックへ同時にダウンロードすることができる。
上のＤＳＰ回路ブロックが第１のシステムバスを介して
接続される信号処理装置であって、各ＤＳＰ回路ブロッ
クが、プログラムを保持するローカルメモリと、ローカ
ルメモリからＤＳＰプログラムを読み出すＤＳＰと、マ
ッピング番号を保持するマッピングレジスタと、第１の
システムバス上のデータをローカルメモリへ書き込むイ
ンタフェース回路からなり、各ローカルメモリは、第１
のシステムバス上のマッピング番号に基づくアドレス領
域にマッピングされ、２以上のマッピングレジスタが同
一のマッピング番号を保持する。このため、マッピング
番号ごとに同一のＤＳＰプログラムを２以上のＤＳＰ回
路ブロックへ同時にダウンロードすることができる。
【００１７】また、本発明による信号処理装置は、ロー
カルメモリが、同時にアクセス可能な２個のメモリ部か
らなり、インタフェース部が、一方のメモリ部をＤＳＰ
に、他方のメモリ部を第１のシステムバスに両者を交換
可能に接続するように構成される。このため、ＤＳＰの
信号処理中にＤＳＰプログラムをダウンロードすること
ができる。
カルメモリが、同時にアクセス可能な２個のメモリ部か
らなり、インタフェース部が、一方のメモリ部をＤＳＰ
に、他方のメモリ部を第１のシステムバスに両者を交換
可能に接続するように構成される。このため、ＤＳＰの
信号処理中にＤＳＰプログラムをダウンロードすること
ができる。
【００１８】また、本発明による信号処理装置は、ＤＳ
Ｐ回路ブロックが、第２のシステムバスを介してＣＰＵ
と接続され、ＣＰＵ、ＤＳＰ間のデータ入出力を第２の
システムバスを介して行うように構成される。このた
め、第１のシステムバスを占有することなく、あるい
は、ＣＰＵに負荷をかけることなく、ＤＳＰプログラム
をダウンロードすることができる。
Ｐ回路ブロックが、第２のシステムバスを介してＣＰＵ
と接続され、ＣＰＵ、ＤＳＰ間のデータ入出力を第２の
システムバスを介して行うように構成される。このた
め、第１のシステムバスを占有することなく、あるい
は、ＣＰＵに負荷をかけることなく、ＤＳＰプログラム
をダウンロードすることができる。
【００１９】
【発明の実施の形態】実施の形態１．本実施の形態で
は、複数のＤＳＰが同一プログラムに基づき信号処理を
行う場合について説明する。図１は、本発明の実施の形
態１による信号処理装置の一構成例を示したブロック図
である。この図において図１４と同一符号は同一又は相
当部分を示している。９ｂは、メインＣＰＵ１のプログ
ラムメモリ７ａに対するデータ書き込み、メインＣＰＵ
１のＤＳＰ６に対するデータ入出力、および、ＤＳＰ６
のプログラムメモリ７ａに対するデータ読み出しを制御
している。
は、複数のＤＳＰが同一プログラムに基づき信号処理を
行う場合について説明する。図１は、本発明の実施の形
態１による信号処理装置の一構成例を示したブロック図
である。この図において図１４と同一符号は同一又は相
当部分を示している。９ｂは、メインＣＰＵ１のプログ
ラムメモリ７ａに対するデータ書き込み、メインＣＰＵ
１のＤＳＰ６に対するデータ入出力、および、ＤＳＰ６
のプログラムメモリ７ａに対するデータ読み出しを制御
している。
【００２０】図２は、図１のシステムバス（メインバ
ス）４のメモリマップ１００ｂを示した図である。図中
の１０１−１〜１０１−ｎは、それぞれＤＳＰ回路ブロ
ック５−１〜５−ｎへプログラムをダウンロードするた
めのアドレス領域であり、リードおよびライトが可能で
ある。１０２は、各ＤＳＰ回路ブロック６−１〜６−ｎ
が重複してマッピングされており、プログラムを同時に
ダウンロードするための共用アドレス領域であり、ライ
ト専用である。
ス）４のメモリマップ１００ｂを示した図である。図中
の１０１−１〜１０１−ｎは、それぞれＤＳＰ回路ブロ
ック５−１〜５−ｎへプログラムをダウンロードするた
めのアドレス領域であり、リードおよびライトが可能で
ある。１０２は、各ＤＳＰ回路ブロック６−１〜６−ｎ
が重複してマッピングされており、プログラムを同時に
ダウンロードするための共用アドレス領域であり、ライ
ト専用である。
【００２１】各インタフェース回路９ｂは、システムバ
ス４上のライト信号及びアドレスをデコードしており、
メインＣＰＵ１が共用アドレス領域１０２にデータ（プ
ログラム）をライトすると、アドレスバス上にあるこの
データ（プログラム）をプログラムメモリ７ａに書き込
む回路である。
ス４上のライト信号及びアドレスをデコードしており、
メインＣＰＵ１が共用アドレス領域１０２にデータ（プ
ログラム）をライトすると、アドレスバス上にあるこの
データ（プログラム）をプログラムメモリ７ａに書き込
む回路である。
【００２２】次に、ダウンロード動作について説明す
る。メインＣＰＵ１は、プログラム格納メモリ２からＤ
ＳＰプログラムをリードし、共用アドレス領域１０２に
このデータ（プログラム）をライトする。各インタフェ
ース回路９ｂは、システムバス上のアドレスをデコード
しており、共用アドレス領域１０２へのライトがあれ
ば、プログラムメモリ制御信号１０を出力し、プログラ
ムメモリ７ａにシステムバス４上のデータをライトす
る。この時点で、全てのプログラムメモリ７ａへ同一プ
ログラムがダウンロードされる。
る。メインＣＰＵ１は、プログラム格納メモリ２からＤ
ＳＰプログラムをリードし、共用アドレス領域１０２に
このデータ（プログラム）をライトする。各インタフェ
ース回路９ｂは、システムバス上のアドレスをデコード
しており、共用アドレス領域１０２へのライトがあれ
ば、プログラムメモリ制御信号１０を出力し、プログラ
ムメモリ７ａにシステムバス４上のデータをライトす
る。この時点で、全てのプログラムメモリ７ａへ同一プ
ログラムがダウンロードされる。
【００２３】その後、メインＣＰＵ１はリセット制御回
路１１−１を制御し、リセット信号１２−１を所定期間
だけ有効にしてから無効にする。このため、ＤＳＰ６−
１は初期化された後に、プログラムメモリ７ａ−１のプ
ログラムを実行する。このリセット信号によるＤＳＰ６
の初期化をＤＳＰ回路ブロック５−ｎまで順次に行う。
路１１−１を制御し、リセット信号１２−１を所定期間
だけ有効にしてから無効にする。このため、ＤＳＰ６−
１は初期化された後に、プログラムメモリ７ａ−１のプ
ログラムを実行する。このリセット信号によるＤＳＰ６
の初期化をＤＳＰ回路ブロック５−ｎまで順次に行う。
【００２４】本実施の形態によれば、２以上のＤＳＰ回
路ブロックに対し、同一のＤＳＰプログラムを同時にダ
ウンロードすることができる。このため、簡単な回路構
成により、ＤＳＰプログラムのダウンロード時間を短縮
することができる。
路ブロックに対し、同一のＤＳＰプログラムを同時にダ
ウンロードすることができる。このため、簡単な回路構
成により、ＤＳＰプログラムのダウンロード時間を短縮
することができる。
【００２５】実施の形態２．実施の形態１では、ＤＳＰ
のプログラムが１種類の場合について説明したが、本実
施の形態では、ＤＳＰプログラムが複数の種類あり、プ
ログラムの種類ごとに同時にプログラムをダウンロード
する場合について説明する。
のプログラムが１種類の場合について説明したが、本実
施の形態では、ＤＳＰプログラムが複数の種類あり、プ
ログラムの種類ごとに同時にプログラムをダウンロード
する場合について説明する。
【００２６】図３は、本発明の実施例２による信号処理
装置の一構成例を示したブロック図である。この図にお
いて図１と同一符号は同一又は相当部分を示している。
１３ａはマッピングレジスタ、９ｃはインタフェース回
路である。マッピングレジスタ１３ａは、メインＣＰＵ
１により設定されるマッピング番号を保持している。イ
ンタフェース回路９ｃは、このマッピング番号に基づ
き、システムバス４上のアドレスをデコードしており、
マッピング番号に対応するアドレス領域へのライトがあ
った場合に、システムバス４上のデータをプログラムメ
モリ７ａに書き込む。
装置の一構成例を示したブロック図である。この図にお
いて図１と同一符号は同一又は相当部分を示している。
１３ａはマッピングレジスタ、９ｃはインタフェース回
路である。マッピングレジスタ１３ａは、メインＣＰＵ
１により設定されるマッピング番号を保持している。イ
ンタフェース回路９ｃは、このマッピング番号に基づ
き、システムバス４上のアドレスをデコードしており、
マッピング番号に対応するアドレス領域へのライトがあ
った場合に、システムバス４上のデータをプログラムメ
モリ７ａに書き込む。
【００２７】図４は、図３のシステムバス４のメモリマ
ップ１００ｃを示した図である。この図において図２と
同一符号は同一又は相当部分を示している。１０２−１
〜１０２−ｍは、ｍ個（ｍ＜ｎ）の共用アドレス領域で
あり、それぞれ異なるプログラムをダウンロードするた
めの領域である。各ＤＳＰ回路ブロック５は、マッピン
グ番号に基づき、いずれかの共用アドレス領域１０２に
マッピングされている。
ップ１００ｃを示した図である。この図において図２と
同一符号は同一又は相当部分を示している。１０２−１
〜１０２−ｍは、ｍ個（ｍ＜ｎ）の共用アドレス領域で
あり、それぞれ異なるプログラムをダウンロードするた
めの領域である。各ＤＳＰ回路ブロック５は、マッピン
グ番号に基づき、いずれかの共用アドレス領域１０２に
マッピングされている。
【００２８】同一プログラムを使用するＤＳＰ回路ブロ
ック５が複数ある場合には、１つの共用アドレス領域１
０２にこれら全てのＤＳＰ回路ブロック５がマッピング
される。すなわち、必要に応じて、１つの共用アドレス
領域に２以上のＤＳＰ回路ブロック５がマッピングされ
る。なお、メインＣＰＵ１からマッピング番号を変更す
ることにより、ＤＳＰ回路ブロック５とアドレス領域１
０２との対応関係は自由に変更できる。
ック５が複数ある場合には、１つの共用アドレス領域１
０２にこれら全てのＤＳＰ回路ブロック５がマッピング
される。すなわち、必要に応じて、１つの共用アドレス
領域に２以上のＤＳＰ回路ブロック５がマッピングされ
る。なお、メインＣＰＵ１からマッピング番号を変更す
ることにより、ＤＳＰ回路ブロック５とアドレス領域１
０２との対応関係は自由に変更できる。
【００２９】次に、ダウンロード動作について説明す
る。メインＣＰＵ１は、各ＤＳＰ回路ブロック５ごとに
マッピングレジスタ１３ａを設定する。次にプログラム
格納メモリ２から第１のＤＳＰプログラムをリードし、
共用アドレス領域１０２−１にデータ（プログラム）を
ライトする。マッピング番号が共用アドレス領域１０２
−１に対応するＤＳＰ回路ブロック５では、インタフェ
ース回路９ｃが、プログラムメモリ制御信号１０ａを出
力し、プログラムメモリ７ａにシステムバス４上のデー
タが書き込まれる。この時点で、共用アドレス領域１０
２−１にマッピングされた全てのプログラムメモリ７ａ
へ同一プログラムがダウンロードされる。以上の動作
が、第ｍのＤＳＰプログラムを共用アドレス領域１０２
−ｍにライトするまで順次に行われる。
る。メインＣＰＵ１は、各ＤＳＰ回路ブロック５ごとに
マッピングレジスタ１３ａを設定する。次にプログラム
格納メモリ２から第１のＤＳＰプログラムをリードし、
共用アドレス領域１０２−１にデータ（プログラム）を
ライトする。マッピング番号が共用アドレス領域１０２
−１に対応するＤＳＰ回路ブロック５では、インタフェ
ース回路９ｃが、プログラムメモリ制御信号１０ａを出
力し、プログラムメモリ７ａにシステムバス４上のデー
タが書き込まれる。この時点で、共用アドレス領域１０
２−１にマッピングされた全てのプログラムメモリ７ａ
へ同一プログラムがダウンロードされる。以上の動作
が、第ｍのＤＳＰプログラムを共用アドレス領域１０２
−ｍにライトするまで順次に行われる。
【００３０】その後、メインＣＰＵ１はリセット制御回
路１１−１を制御し、リセット信号１２−１を所定期間
だけ有効にしてから無効にする。このため、ＤＳＰ６−
１は初期化された後に、プログラムメモリ７ａ−１のプ
ログラムを実行する。このリセット信号によるＤＳＰの
初期化をＤＳＰ回路ブロック６−ｎまで順次に行う。
路１１−１を制御し、リセット信号１２−１を所定期間
だけ有効にしてから無効にする。このため、ＤＳＰ６−
１は初期化された後に、プログラムメモリ７ａ−１のプ
ログラムを実行する。このリセット信号によるＤＳＰの
初期化をＤＳＰ回路ブロック６−ｎまで順次に行う。
【００３１】本実施の形態によれば、一部のＤＳＰ回路
ブロックが異なるＤＳＰプログラムを使用する場合であ
っても、同一プログラムを使用するＤＳＰブロックごと
に同時にプログラムをダウンロードすることができる。
すなわち、３以上のＤＳＰ回路ブロックを、使用するＤ
ＳＰプログラムごとにグループ化し、各グループごとに
同時にダウンロードを行うことができる。このため、複
数種類のプログラムをダウンロードする場合であって
も、ダウンロード時間を短縮することができる。
ブロックが異なるＤＳＰプログラムを使用する場合であ
っても、同一プログラムを使用するＤＳＰブロックごと
に同時にプログラムをダウンロードすることができる。
すなわち、３以上のＤＳＰ回路ブロックを、使用するＤ
ＳＰプログラムごとにグループ化し、各グループごとに
同時にダウンロードを行うことができる。このため、複
数種類のプログラムをダウンロードする場合であって
も、ダウンロード時間を短縮することができる。
【００３２】実施の形態３．実施の形態１、２では、汎
用バスを介してＤＳＰプログラムをダウンロードする場
合について説明したが、本実施の形態では、ダウンロー
ド用バスを介してＤＳＰプログラムを同時にダウンロー
ドする場合について説明する。
用バスを介してＤＳＰプログラムをダウンロードする場
合について説明したが、本実施の形態では、ダウンロー
ド用バスを介してＤＳＰプログラムを同時にダウンロー
ドする場合について説明する。
【００３３】図５は、本発明の実施の形態３による信号
処理装置の一構成例を示したブロック図である。この図
において図１と同一符号は同一又は相当部分を示してい
る。図中の９ｄはインタフェース回路、１４はダウンロ
ードバス、１５はダウンロード回路、１６はダウンロー
ド回路１５のローカルバスである。
処理装置の一構成例を示したブロック図である。この図
において図１と同一符号は同一又は相当部分を示してい
る。図中の９ｄはインタフェース回路、１４はダウンロ
ードバス、１５はダウンロード回路、１６はダウンロー
ド回路１５のローカルバスである。
【００３４】ダウンロードバス１４は、メインＣＰＵ
１、ＤＳＰ６間の入出力等を行うシステムバス４（メイ
ンバス）とは異なるシステムバスであり、ダウンロード
専用バスである事が望ましい。このダウンロードバス１
４も、メインバス４と同様、制御信号、アドレスバス及
びデータバスからなる。各プログラムメモリ７ａは、ダ
ウンロードバス１４を介してダウンロード回路１５に接
続される。インタフェース回路９ｄは、ダウンロードバ
ス１４上のアドレスをデコードし、プログラムメモリ７
ａにプログラムメモリ制御信号１０ａを出力する。
１、ＤＳＰ６間の入出力等を行うシステムバス４（メイ
ンバス）とは異なるシステムバスであり、ダウンロード
専用バスである事が望ましい。このダウンロードバス１
４も、メインバス４と同様、制御信号、アドレスバス及
びデータバスからなる。各プログラムメモリ７ａは、ダ
ウンロードバス１４を介してダウンロード回路１５に接
続される。インタフェース回路９ｄは、ダウンロードバ
ス１４上のアドレスをデコードし、プログラムメモリ７
ａにプログラムメモリ制御信号１０ａを出力する。
【００３５】図６は、図５のダウンロードバス１４のメ
モリマップ１０３ａを示した図である。図中の１０４
は、各ＤＳＰ回路ブロック６−１〜６−ｎが重複してマ
ッピングされており、プログラムを同時にダウンロード
するための共用アドレス領域であり、ライト専用であ
る。なお、ダウンロードバスがＤＳＰプログラムのダウ
ンロード専用バスであれば、そのアドレス空間全体を共
用アドレス領域としてもよい。
モリマップ１０３ａを示した図である。図中の１０４
は、各ＤＳＰ回路ブロック６−１〜６−ｎが重複してマ
ッピングされており、プログラムを同時にダウンロード
するための共用アドレス領域であり、ライト専用であ
る。なお、ダウンロードバスがＤＳＰプログラムのダウ
ンロード専用バスであれば、そのアドレス空間全体を共
用アドレス領域としてもよい。
【００３６】次に、ダウンロード動作について説明す
る。メインＣＰＵ１は、ダウンロード回路１５に対しダ
ウンロードの指示を行う。ダウンロード回路１５は、ロ
ーカルバス１６を介してプログラム格納メモリ２からＤ
ＳＰプログラムをリードし、各ＤＳＰ回路ブロック５に
共通のアドレス領域１０４にこのデータ（ＤＳＰプログ
ラム）をライトする。
る。メインＣＰＵ１は、ダウンロード回路１５に対しダ
ウンロードの指示を行う。ダウンロード回路１５は、ロ
ーカルバス１６を介してプログラム格納メモリ２からＤ
ＳＰプログラムをリードし、各ＤＳＰ回路ブロック５に
共通のアドレス領域１０４にこのデータ（ＤＳＰプログ
ラム）をライトする。
【００３７】各インタフェース回路９ｄは、ダウンロー
ドバス１４のアドレスをデコードしており、共用アドレ
ス領域１０４へのライトがあれば、プログラムメモリ制
御信号１０ａを出力し、プログラムメモリ７ａにダウン
ロードバス１４上のデータをライトする。この時点で、
全てのプログラムメモリ７ａへ同一プログラムがダウン
ロードされ、ダウンロード回路１５は、ダウンロードが
完了したことをメインＣＰＵ１に通知する。
ドバス１４のアドレスをデコードしており、共用アドレ
ス領域１０４へのライトがあれば、プログラムメモリ制
御信号１０ａを出力し、プログラムメモリ７ａにダウン
ロードバス１４上のデータをライトする。この時点で、
全てのプログラムメモリ７ａへ同一プログラムがダウン
ロードされ、ダウンロード回路１５は、ダウンロードが
完了したことをメインＣＰＵ１に通知する。
【００３８】この通知に基づき、メインＣＰＵ１はリセ
ット制御回路１１−１を制御して、リセット信号１２−
１を有効にしてから無効にする。このため、ＤＳＰ６−
１は初期化された後に、プログラムメモリ７ａ−１のプ
ログラムを実行する。このリセット信号によるＤＳＰの
初期化をＤＳＰ回路ブロック５−ｎまで順次に行う。
ット制御回路１１−１を制御して、リセット信号１２−
１を有効にしてから無効にする。このため、ＤＳＰ６−
１は初期化された後に、プログラムメモリ７ａ−１のプ
ログラムを実行する。このリセット信号によるＤＳＰの
初期化をＤＳＰ回路ブロック５−ｎまで順次に行う。
【００３９】実施の形態１では、メインＣＰＵ１がメイ
ンバス４を介してＤＳＰプログラムのダウンロードを行
っているため、ダウンロード処理が、メインＣＰＵ１の
他の処理（例えば、ＤＳＰの制御や、ＤＳＰとのデータ
入出力処理や、Ｉ／Ｏブロックを介しての外部入出力処
理）と競合した場合には、メインＣＰＵ１、メインバス
４の負荷が過大になるおそれがある。本実施の形態によ
れば、ダウンロード回路１５が、ダウンロードバス１４
を介して、ＤＳＰプログラムのダウンロードを行うた
め、他の処理との競合によりダウンロード時間が増大す
るのを防止できる。
ンバス４を介してＤＳＰプログラムのダウンロードを行
っているため、ダウンロード処理が、メインＣＰＵ１の
他の処理（例えば、ＤＳＰの制御や、ＤＳＰとのデータ
入出力処理や、Ｉ／Ｏブロックを介しての外部入出力処
理）と競合した場合には、メインＣＰＵ１、メインバス
４の負荷が過大になるおそれがある。本実施の形態によ
れば、ダウンロード回路１５が、ダウンロードバス１４
を介して、ＤＳＰプログラムのダウンロードを行うた
め、他の処理との競合によりダウンロード時間が増大す
るのを防止できる。
【００４０】実施の形態４．本実施の形態では、実施の
形態２と実施の形態３を組み合わせた場合、すなわち、
ダウンロード用バスを介して、ＤＳＰプログラムをプロ
グラムの種類ごとに同時にダウンロードする場合につい
て説明する。
形態２と実施の形態３を組み合わせた場合、すなわち、
ダウンロード用バスを介して、ＤＳＰプログラムをプロ
グラムの種類ごとに同時にダウンロードする場合につい
て説明する。
【００４１】図７は、本発明の実施の形態４による信号
処理装置の一構成例を示したブロック図である。この図
において図３、５と同一符号は同一又は相当部分を示し
ている。図中の９ｅはインタフェース回路、１３ｂはマ
ッピングレジスタである。マッピングレジスタ１３ｂ
は、ダウンロード回路１５から設定されるマッピング番
号を保持している。インタフェース回路９ｅは、マッピ
ング番号に基づきダウンロードバス１４上のアドレスを
デコードしており、マッピング番号に対応するアドレス
領域へのライトがあった場合に、システムバス１４上の
データをプログラムメモリ７ａに書き込む。
処理装置の一構成例を示したブロック図である。この図
において図３、５と同一符号は同一又は相当部分を示し
ている。図中の９ｅはインタフェース回路、１３ｂはマ
ッピングレジスタである。マッピングレジスタ１３ｂ
は、ダウンロード回路１５から設定されるマッピング番
号を保持している。インタフェース回路９ｅは、マッピ
ング番号に基づきダウンロードバス１４上のアドレスを
デコードしており、マッピング番号に対応するアドレス
領域へのライトがあった場合に、システムバス１４上の
データをプログラムメモリ７ａに書き込む。
【００４２】図８は、図７のダウンロードバス１４のメ
モリマップ１０３ｂを示した図である。図中の１０４−
１〜１０４−ｍは、ｍ個の共用アドレス領域であり、そ
れぞれ異なるプログラムをダウンロードするための領域
である。各ＤＳＰ回路ブロック５は、マッピング番号に
基づき、いずれかの共用アドレス領域１０４にマッピン
グされている。
モリマップ１０３ｂを示した図である。図中の１０４−
１〜１０４−ｍは、ｍ個の共用アドレス領域であり、そ
れぞれ異なるプログラムをダウンロードするための領域
である。各ＤＳＰ回路ブロック５は、マッピング番号に
基づき、いずれかの共用アドレス領域１０４にマッピン
グされている。
【００４３】次に、ダウンロード動作について説明す
る。メインＣＰＵ１は、ダウンロード回路１５に対しＤ
ＳＰプログラムダウンロードの指示を行う。ダウンロー
ド回路１５は、各ＤＳＰ回路ブロック５ごとにマッピン
グレジスタ１３ｂを設定する。その後に、プログラム格
納メモリ２から第１のＤＳＰプログラムをリードし、共
用アドレス領域１０４−１にダウンロードデータ（ＤＳ
Ｐプログラム）をライトする。マッピング番号が共用ア
ドレス領域１０４−１に対応するＤＳＰ回路ブロック５
では、インタフェース回路９ｅが、プログラムメモリ制
御信号１０ａを出力し、プログラムメモリ７ａにダウン
ロードバス１４上のデータが書き込まれる。以上の動作
が、第ｍのＤＳＰプログラムを共用アドレス領域１０２
−ｍにライトするまで順次に行われる。
る。メインＣＰＵ１は、ダウンロード回路１５に対しＤ
ＳＰプログラムダウンロードの指示を行う。ダウンロー
ド回路１５は、各ＤＳＰ回路ブロック５ごとにマッピン
グレジスタ１３ｂを設定する。その後に、プログラム格
納メモリ２から第１のＤＳＰプログラムをリードし、共
用アドレス領域１０４−１にダウンロードデータ（ＤＳ
Ｐプログラム）をライトする。マッピング番号が共用ア
ドレス領域１０４−１に対応するＤＳＰ回路ブロック５
では、インタフェース回路９ｅが、プログラムメモリ制
御信号１０ａを出力し、プログラムメモリ７ａにダウン
ロードバス１４上のデータが書き込まれる。以上の動作
が、第ｍのＤＳＰプログラムを共用アドレス領域１０２
−ｍにライトするまで順次に行われる。
【００４４】その後、ダウンロード回路１５は、プログ
ラムのダウンロードが完了したことをメインＣＰＵ１に
通知する。この通知に基づき、メインＣＰＵ１がリセッ
ト制御回路１１−１を制御し、ＤＳＰ６−１が初期化さ
れ、プログラムメモリ７ａ−１のプログラムを実行す
る。このリセット信号によるＤＳＰの初期化をＤＳＰ回
路ブロック５−ｎまで順次に行う。
ラムのダウンロードが完了したことをメインＣＰＵ１に
通知する。この通知に基づき、メインＣＰＵ１がリセッ
ト制御回路１１−１を制御し、ＤＳＰ６−１が初期化さ
れ、プログラムメモリ７ａ−１のプログラムを実行す
る。このリセット信号によるＤＳＰの初期化をＤＳＰ回
路ブロック５−ｎまで順次に行う。
【００４５】実施の形態５．本実施の形態では、プログ
ラムメモリがダブルバッファとして構成される場合につ
いて説明する。図９は、本発明の実施の形態５による信
号処理装置の一構成例を示したブロック図である。この
図において図１と同一符号は同一又は相当部分を示して
いる。図中の７ｂはプログラムメモリ、９ｆがインタフ
ェース回路である。なお、システムバス４のメモリマッ
プは図２と同一であるものとする。
ラムメモリがダブルバッファとして構成される場合につ
いて説明する。図９は、本発明の実施の形態５による信
号処理装置の一構成例を示したブロック図である。この
図において図１と同一符号は同一又は相当部分を示して
いる。図中の７ｂはプログラムメモリ、９ｆがインタフ
ェース回路である。なお、システムバス４のメモリマッ
プは図２と同一であるものとする。
【００４６】図１０は、図９のプログラムメモリ７ｂの
一構成例を示した図である。図中の３００はメモリ部、
３０１はバススイッチである。このプログラムメモリ７
ｂは、それぞれがＤＳＰプログラムを保持可能な２個の
メモリ部３００を備え、バススイッチ３０１が、各メモ
リ部３００をシステムバス４又はＤＳＰローカルバス８
のいずれかに接続する。
一構成例を示した図である。図中の３００はメモリ部、
３０１はバススイッチである。このプログラムメモリ７
ｂは、それぞれがＤＳＰプログラムを保持可能な２個の
メモリ部３００を備え、バススイッチ３０１が、各メモ
リ部３００をシステムバス４又はＤＳＰローカルバス８
のいずれかに接続する。
【００４７】バススイッチ３０１は、インタフェース部
９ｆからのプログラムメモリ切替信号１７により制御さ
れ、メモリ部３００の接続されるバスが変更される。す
なわち、メモリ部３００は、いずれか一方がシステムバ
ス４へ、他方がＤＳＰローカルバスを介してＤＳＰ６へ
接続される様に、切替信号１７によって切り替わる。
９ｆからのプログラムメモリ切替信号１７により制御さ
れ、メモリ部３００の接続されるバスが変更される。す
なわち、メモリ部３００は、いずれか一方がシステムバ
ス４へ、他方がＤＳＰローカルバスを介してＤＳＰ６へ
接続される様に、切替信号１７によって切り替わる。
【００４８】さらに、システムバス４に接続されたメモ
リ部３００には、インタフェース回路９ｆからプログラ
ムメモリ制御信号１０ｂ（チップセレクト信号、ライト
信号）が供給され、ＤＳＰローカルバスバス８に接続さ
れたメモリ部３００には、インタフェース回路９ｆから
プログラムメモリ制御信号１０ｃ（チップセレクト信
号、リード信号）が供給される。
リ部３００には、インタフェース回路９ｆからプログラ
ムメモリ制御信号１０ｂ（チップセレクト信号、ライト
信号）が供給され、ＤＳＰローカルバスバス８に接続さ
れたメモリ部３００には、インタフェース回路９ｆから
プログラムメモリ制御信号１０ｃ（チップセレクト信
号、リード信号）が供給される。
【００４９】このため、ＤＳＰ６が一方のメモリ部３０
０からプログラムをリードし、これを実行している場合
に、このプログラム実行を中止することなく、他方のメ
モリ部３００に対し新しいプログラムをダウンロードす
ることができる。
０からプログラムをリードし、これを実行している場合
に、このプログラム実行を中止することなく、他方のメ
モリ部３００に対し新しいプログラムをダウンロードす
ることができる。
【００５０】次に、ダウンロード動作について説明す
る。メインＣＰＵ１が、共用アドレス領域１０２にダウ
ンロードデータ（ＤＳＰプログラム）をライトすると、
各インタフェース回路９ｆは、メインＣＰＵ１側のプロ
グラムメモリ制御信号１０ｂを出力し、全てのプログラ
ムメモリ７ｂにデータがダウンロードされる。
る。メインＣＰＵ１が、共用アドレス領域１０２にダウ
ンロードデータ（ＤＳＰプログラム）をライトすると、
各インタフェース回路９ｆは、メインＣＰＵ１側のプロ
グラムメモリ制御信号１０ｂを出力し、全てのプログラ
ムメモリ７ｂにデータがダウンロードされる。
【００５１】次に、メインＣＰＵ１は、リセット制御回
路１１−１を制御してリセット信号１２−１を有効にし
た後、インタフェース回路９ｆを制御してプログラムメ
モリ切替信号１７を変化させ、バススイッチ３０１を切
り替える。すなわち、ＤＳＰ６の初期化中に、ＤＳＰ６
の実行プログラムを新たにダウンロードされたものに切
り替える。そして、その後にリセット信号１２−１を無
効にすると、ＤＳＰ６は、ダウンロードされたプログラ
ムを実行し始める。このプログラムメモリの切替とリセ
ットによる初期化をＤＳＰ６−ｎまで順次に行う。
路１１−１を制御してリセット信号１２−１を有効にし
た後、インタフェース回路９ｆを制御してプログラムメ
モリ切替信号１７を変化させ、バススイッチ３０１を切
り替える。すなわち、ＤＳＰ６の初期化中に、ＤＳＰ６
の実行プログラムを新たにダウンロードされたものに切
り替える。そして、その後にリセット信号１２−１を無
効にすると、ＤＳＰ６は、ダウンロードされたプログラ
ムを実行し始める。このプログラムメモリの切替とリセ
ットによる初期化をＤＳＰ６−ｎまで順次に行う。
【００５２】本実施の形態によれば、プログラムメモリ
をダブルバッファ構成にし、ＤＳＰの使用していないメ
モリに対しプログラムをダウンロードするため、実質的
なダウンロード時間を不要とし、プログラムの切替時間
をさらに短縮することができる。
をダブルバッファ構成にし、ＤＳＰの使用していないメ
モリに対しプログラムをダウンロードするため、実質的
なダウンロード時間を不要とし、プログラムの切替時間
をさらに短縮することができる。
【００５３】実施の形態６．本実施の形態では、実施の
形態２と実施の形態５を組み合わせた場合、すなわち、
ダブルバッファとしてのプログラムメモリへ、プログラ
ムの種類ごとに同時にプログラムをダウンロードする場
合について説明する。
形態２と実施の形態５を組み合わせた場合、すなわち、
ダブルバッファとしてのプログラムメモリへ、プログラ
ムの種類ごとに同時にプログラムをダウンロードする場
合について説明する。
【００５４】図１１は、本発明の実施の形態６による信
号処理装置の一構成例を示したブロック図である。この
図において図３と同一符号は同一又は相当部分を示して
いる。図中の７ｂはダブルバッファ構成のプログラムメ
モリ、９ｇはインタフェース回路である。なお、システ
ムバス４のメモリマップは図４と同一であるものとす
る。
号処理装置の一構成例を示したブロック図である。この
図において図３と同一符号は同一又は相当部分を示して
いる。図中の７ｂはダブルバッファ構成のプログラムメ
モリ、９ｇはインタフェース回路である。なお、システ
ムバス４のメモリマップは図４と同一であるものとす
る。
【００５５】次に、ダウンロード動作について説明す
る。メインＣＰＵ１は、各ＤＳＰ回路ブロック５ごとに
マッピングレジスタ１３ａを設定した後、共用アドレス
領域１０２−１にダウンロードデータをライトすると、
マッピング番号が共用アドレス領域１０２−１に対応す
るＤＳＰ回路ブロック５では、メインＣＰＵ１側メモリ
部３００にこのデータが書き込まれる。この動作をアド
レス領域１０２−ｍまで順次に行う。
る。メインＣＰＵ１は、各ＤＳＰ回路ブロック５ごとに
マッピングレジスタ１３ａを設定した後、共用アドレス
領域１０２−１にダウンロードデータをライトすると、
マッピング番号が共用アドレス領域１０２−１に対応す
るＤＳＰ回路ブロック５では、メインＣＰＵ１側メモリ
部３００にこのデータが書き込まれる。この動作をアド
レス領域１０２−ｍまで順次に行う。
【００５６】次に、メインＣＰＵ１は、リセット制御回
路１１−１及びインタフェース回路９ｇ−１を制御し
て、ＤＳＰ６−１のリセット中にプログラムメモリ７ｂ
−１内のバススイッチ３０１の切り替えを行った後、Ｄ
ＳＰ６−１がダウンロードされたプログラムを実行す
る。このプログラムメモリの切替とＤＳＰの初期化をＤ
ＳＰ回路ブロック５−ｎまで順次に行う。
路１１−１及びインタフェース回路９ｇ−１を制御し
て、ＤＳＰ６−１のリセット中にプログラムメモリ７ｂ
−１内のバススイッチ３０１の切り替えを行った後、Ｄ
ＳＰ６−１がダウンロードされたプログラムを実行す
る。このプログラムメモリの切替とＤＳＰの初期化をＤ
ＳＰ回路ブロック５−ｎまで順次に行う。
【００５７】実施の形態７．本実施の形態では、実施の
形態３と実施の形態５を組み合わせた場合、すなわち、
ダブルバッファとしてのプログラムメモリへ、ダウンロ
ード用バスを介してプログラムをダウンロードする場合
について説明する。
形態３と実施の形態５を組み合わせた場合、すなわち、
ダブルバッファとしてのプログラムメモリへ、ダウンロ
ード用バスを介してプログラムをダウンロードする場合
について説明する。
【００５８】図１２は、本発明の実施の形態７による信
号処理装置の一構成例を示したブロック図である。この
図において図５と同一符号は同一又は相当部分を示して
いる。図中の７ｂはダブルバッファ構成のプログラムメ
モリ、９ｈはインタフェース回路である。なお、ダウン
ロードバス１４のメモリマップは図６と同一であるもの
とする。
号処理装置の一構成例を示したブロック図である。この
図において図５と同一符号は同一又は相当部分を示して
いる。図中の７ｂはダブルバッファ構成のプログラムメ
モリ、９ｈはインタフェース回路である。なお、ダウン
ロードバス１４のメモリマップは図６と同一であるもの
とする。
【００５９】次に、ダウンロード動作について説明す
る。ダウンロード回路１５は、メインＣＰＵ１の指示に
基づき、共用アドレス領域１０４にダウンロードデータ
をライトすると、各ＤＳＰ回路ブロック５では、ダウン
ロード側メモリ部３００にダウンロードバス１４上のデ
ータが書き込まれる。
る。ダウンロード回路１５は、メインＣＰＵ１の指示に
基づき、共用アドレス領域１０４にダウンロードデータ
をライトすると、各ＤＳＰ回路ブロック５では、ダウン
ロード側メモリ部３００にダウンロードバス１４上のデ
ータが書き込まれる。
【００６０】次に、メインＣＰＵ１は、リセット制御回
路１１−１及びインタフェース回路９ｈ−１を制御し
て、ＤＳＰ６−１のリセット中にプログラムメモリ７ｂ
−１のバススイッチ３０１の切り替えを行った後、ＤＳ
Ｐ６−１がダウンロードされたプログラムを実行する。
このプログラムメモリの切替とＤＳＰの初期化をＤＳＰ
回路ブロック５−ｎまで順次に行う。
路１１−１及びインタフェース回路９ｈ−１を制御し
て、ＤＳＰ６−１のリセット中にプログラムメモリ７ｂ
−１のバススイッチ３０１の切り替えを行った後、ＤＳ
Ｐ６−１がダウンロードされたプログラムを実行する。
このプログラムメモリの切替とＤＳＰの初期化をＤＳＰ
回路ブロック５−ｎまで順次に行う。
【００６１】実施の形態８．本実施の形態では、実施の
形態４と実施の形態５を組み合わせた場合、すなわち、
ダブルバッファとしてのプログラムメモリへ、ダウンロ
ード用バスを介して、プログラムの種類ごとに同時にプ
ログラムをダウンロードする場合について説明する。
形態４と実施の形態５を組み合わせた場合、すなわち、
ダブルバッファとしてのプログラムメモリへ、ダウンロ
ード用バスを介して、プログラムの種類ごとに同時にプ
ログラムをダウンロードする場合について説明する。
【００６２】図１３は、本発明の実施の形態８による信
号処理装置の一構成例を示したブロック図である。この
図において図７と同一符号は同一又は相当部分を示して
いる。図中の７ｂはダブルバッファ構成のプログラムメ
モリ、９ｉはインタフェース回路である。なお、ダウン
ロードバス１４のメモリマップは図８と同一のものとす
る。
号処理装置の一構成例を示したブロック図である。この
図において図７と同一符号は同一又は相当部分を示して
いる。図中の７ｂはダブルバッファ構成のプログラムメ
モリ、９ｉはインタフェース回路である。なお、ダウン
ロードバス１４のメモリマップは図８と同一のものとす
る。
【００６３】次に、ダウンロード動作について説明す
る。ダウンロード回路１５は、メインＣＰＵ１の指示に
基づき、各ＤＳＰ回路ブロック５ごとにマッピングレジ
スタ１３ｂを設定する。その後、共用アドレス領域１０
４−１にダウンロードデータをライトする。マッピング
番号が共用アドレス領域１０４−１に対応するＤＳＰ回
路ブロック５では、ダウンロード側メモリ部３００にダ
ウンロードバス１４上のデータが書き込まれる。以上の
動作が、共用アドレス領域１０２−ｍにライトするまで
順次に行われる。
る。ダウンロード回路１５は、メインＣＰＵ１の指示に
基づき、各ＤＳＰ回路ブロック５ごとにマッピングレジ
スタ１３ｂを設定する。その後、共用アドレス領域１０
４−１にダウンロードデータをライトする。マッピング
番号が共用アドレス領域１０４−１に対応するＤＳＰ回
路ブロック５では、ダウンロード側メモリ部３００にダ
ウンロードバス１４上のデータが書き込まれる。以上の
動作が、共用アドレス領域１０２−ｍにライトするまで
順次に行われる。
【００６４】次に、メインＣＰＵ１は、リセット制御回
路１１−１及びインタフェース回路９ｉ−１を制御し
て、ＤＳＰ６−１のリセット中にプログラムメモリ７ｂ
−１のバススイッチ３０１の切り替えを行った後、ＤＳ
Ｐ６−１がダウンロードされたプログラムを実行する。
このプログラムメモリの切替とＤＳＰの初期化をＤＳＰ
回路ブロック５−ｎまで順次に行う。
路１１−１及びインタフェース回路９ｉ−１を制御し
て、ＤＳＰ６−１のリセット中にプログラムメモリ７ｂ
−１のバススイッチ３０１の切り替えを行った後、ＤＳ
Ｐ６−１がダウンロードされたプログラムを実行する。
このプログラムメモリの切替とＤＳＰの初期化をＤＳＰ
回路ブロック５−ｎまで順次に行う。
【００６５】
【発明の効果】以上のように、本発明によれば、同一の
プログラムを複数のＤＳＰ回路に同時にダウンロードす
ることができるので、ダウンロード時間を短縮し、ＤＳ
Ｐのプログラム切替え時間を短縮することができる。
プログラムを複数のＤＳＰ回路に同時にダウンロードす
ることができるので、ダウンロード時間を短縮し、ＤＳ
Ｐのプログラム切替え時間を短縮することができる。
【図１】 本発明の実施の形態１による信号処理装置の
一構成例を示したブロック図である。
一構成例を示したブロック図である。
【図２】 図１のシステムバス４のメモリマップ１００
ｂを示した図である。
ｂを示した図である。
【図３】 本発明の実施例２による信号処理装置を示し
たブロック図である。
たブロック図である。
【図４】 図３のシステムバス４のメモリマップ１００
ｃを示した図である。
ｃを示した図である。
【図５】 本発明の実施例３による信号処理装置を示し
たブロック図である。
たブロック図である。
【図６】 図５のダウンロードバス１４のメモリマップ
１０３ａを示した図である。
１０３ａを示した図である。
【図７】 本発明の実施例４による信号処理装置を示し
たブロック図である。
たブロック図である。
【図８】 図７のダウンロードバス１４のメモリマップ
１０３ｂを示した図である。
１０３ｂを示した図である。
【図９】 本発明の実施の形態５による信号処理装置の
一構成例を示したブロック図である。
一構成例を示したブロック図である。
【図１０】 図９のプログラムメモリ７ｂの一構成例を
示した図である。
示した図である。
【図１１】 本発明の実施の形態６による信号処理装置
の一構成例を示したブロック図である。
の一構成例を示したブロック図である。
【図１２】 本発明の実施の形態７による信号処理装置
の一構成例を示すブロ
の一構成例を示すブロ
【図１３】 本発明の実施の形態８による信号処理装置
の一構成例を示すブロ
の一構成例を示すブロ
【図１４】 従来の信号処理装置の構成を示したブロッ
ク図である。
ク図である。
【図１５】 図１４の信号処理装置におけるシステムバ
ス４のメモリマップ１００ａを示した図である。
ス４のメモリマップ１００ａを示した図である。
１ メインＣＰＵ ２ プログラム格納メモリ ３ メインＣＰＵのローカルバス ４ シス
テムバス（メインバス） ５ ＤＳＰ回路 ６ ＤＳＰ ７ プログラムメモリ ８ ＤＳＰのローカルバス ９ インタフェース回路 １０ プログラムメモリ制
御信号 １１ リセット回路 １２ リセット信号 １３ マッピングレジスタ １４ システムバス（ダウンロードバス） １５
ダウンロード回路 １６ ダウンロード回路のローカルバス １７
プログラムメモリ切替信号 １００ａ〜１００ｃ メインバスのメモリマップ １０１、１０２ 共用アドレス領域 １０３ａ、１０３ｂ ダウンロードバスのメモリマップ １０４ 共用アドレス領域 ３００ メモリ部 ３０１ バススイッチ
テムバス（メインバス） ５ ＤＳＰ回路 ６ ＤＳＰ ７ プログラムメモリ ８ ＤＳＰのローカルバス ９ インタフェース回路 １０ プログラムメモリ制
御信号 １１ リセット回路 １２ リセット信号 １３ マッピングレジスタ １４ システムバス（ダウンロードバス） １５
ダウンロード回路 １６ ダウンロード回路のローカルバス １７
プログラムメモリ切替信号 １００ａ〜１００ｃ メインバスのメモリマップ １０１、１０２ 共用アドレス領域 １０３ａ、１０３ｂ ダウンロードバスのメモリマップ １０４ 共用アドレス領域 ３００ メモリ部 ３０１ バススイッチ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 15/177 ６７０ Ｇ０６Ｆ 9/06 ４２０Ｋ
Claims (4)
- 【請求項１】 ２以上のＤＳＰ回路ブロックが第１のシ
ステムバスに接続される信号処理装置において、各ＤＳ
Ｐ回路ブロックが、プログラムを保持するローカルメモ
リと、ローカルメモリからプログラムを読み出すＤＳＰ
と、第１のシステムバス上のデータをローカルメモリへ
書き込むインタフェース回路からなり、各ローカルメモ
リは、第１のシステムバス上の同一アドレス領域にマッ
ピングされることを特徴とする信号処理装置。 - 【請求項２】 ３以上のＤＳＰ回路ブロックが第１のシ
ステムバスを介して接続される信号処理装置において、
各ＤＳＰ回路ブロックが、プログラムを保持するローカ
ルメモリと、ローカルメモリからプログラムを読み出す
ＤＳＰと、マッピング番号を保持するマッピングレジス
タと、第１のシステムバス上のデータをローカルメモリ
へ書き込むインタフェース回路からなり、各ローカルメ
モリは、第１のシステムバス上のマッピング番号に基づ
くアドレス領域にマッピングされ、２以上のマッピング
レジスタが同一のマッピング番号を保持することを特徴
とする信号処理装置。 - 【請求項３】 上記ローカルメモリは、同時にアクセス
可能な２個のメモリ部からなり、上記インタフェース部
は、ＤＳＰ及びシステムバスを異なるメモリ部へ切替可
能にそれぞれ接続することを特徴とする請求項１又は２
に記載の信号処理装置。 - 【請求項４】 上記ＤＳＰ回路ブロックは、第２のシス
テムバスを介してＣＰＵと接続され、ＣＰＵ、ＤＳＰ間
のデータ入出力を第２のシステムバスを介して行う請求
項１、２又は３に記載の信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000018662A JP2001209575A (ja) | 2000-01-27 | 2000-01-27 | 信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000018662A JP2001209575A (ja) | 2000-01-27 | 2000-01-27 | 信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001209575A true JP2001209575A (ja) | 2001-08-03 |
Family
ID=18545481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000018662A Pending JP2001209575A (ja) | 2000-01-27 | 2000-01-27 | 信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001209575A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7013381B2 (en) | 2002-01-21 | 2006-03-14 | Matsushita Electric Industrial Co., Ltd. | Function-variable type digital signal processing apparatus, and method of and program for controlling the same |
| JP2013196652A (ja) * | 2012-03-22 | 2013-09-30 | Ricoh Co Ltd | 制御装置及び画像形成装置 |
| JP2013225301A (ja) * | 2012-03-22 | 2013-10-31 | Ricoh Co Ltd | 制御装置、画像形成装置及び判定方法 |
| JP2018507489A (ja) * | 2016-03-28 | 2018-03-15 | 中▲車▼青▲島▼四方▲車▼▲輛▼研究所有限公司Ｃｒｒｃ Ｑｉｎｇｄａｏ Ｓｉｆａｎｇ Ｒｏｌｌｉｎｇ Ｓｔｏｃｋ Ｒｅｓｅａｒｃｈ Ｉｎｓｔｉｔｕｔｅ Ｃｏ．，Ｌｔｄ． | Ｔｉｇｅｒｓｈａｒｃ ｄｓｐブート管理チップおよび方法 |
-
2000
- 2000-01-27 JP JP2000018662A patent/JP2001209575A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7013381B2 (en) | 2002-01-21 | 2006-03-14 | Matsushita Electric Industrial Co., Ltd. | Function-variable type digital signal processing apparatus, and method of and program for controlling the same |
| JP2013196652A (ja) * | 2012-03-22 | 2013-09-30 | Ricoh Co Ltd | 制御装置及び画像形成装置 |
| JP2013225301A (ja) * | 2012-03-22 | 2013-10-31 | Ricoh Co Ltd | 制御装置、画像形成装置及び判定方法 |
| JP2018507489A (ja) * | 2016-03-28 | 2018-03-15 | 中▲車▼青▲島▼四方▲車▼▲輛▼研究所有限公司Ｃｒｒｃ Ｑｉｎｇｄａｏ Ｓｉｆａｎｇ Ｒｏｌｌｉｎｇ Ｓｔｏｃｋ Ｒｅｓｅａｒｃｈ Ｉｎｓｔｉｔｕｔｅ Ｃｏ．，Ｌｔｄ． | Ｔｉｇｅｒｓｈａｒｃ ｄｓｐブート管理チップおよび方法 |
| US10203962B2 (en) | 2016-03-28 | 2019-02-12 | Crrc Qingdao Sifang Rolling Stock Research Institute Co., Ltd. | Tigersharc DSP boot management chip and method |
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