JPH01266651A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPH01266651A JPH01266651A JP9611588A JP9611588A JPH01266651A JP H01266651 A JPH01266651 A JP H01266651A JP 9611588 A JP9611588 A JP 9611588A JP 9611588 A JP9611588 A JP 9611588A JP H01266651 A JPH01266651 A JP H01266651A
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- JP
- Japan
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- memory
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- cpu
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 230000015654 memory Effects 0.000 claims abstract description 61
- 238000010586 diagram Methods 0.000 description 5
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
この発明は複数の制御装置がメモリに対する読書きを行
う半導体メモリ装置に関する。
う半導体メモリ装置に関する。
第２図は従来の半導体メモリ装・置を示すブロック図で
、図において、１はメモリ、２はメモリｌを制御する信
号をバスの信号から生成する為の制御信号生成回路、３
はＣＰＵ、４は入出力制御装置（以下、ＩＯＣと略す）
、５はメモリ１へのアクセス権を調停する為のバス調停
回路である。
、図において、１はメモリ、２はメモリｌを制御する信
号をバスの信号から生成する為の制御信号生成回路、３
はＣＰＵ、４は入出力制御装置（以下、ＩＯＣと略す）
、５はメモリ１へのアクセス権を調停する為のバス調停
回路である。
次に動作について説明する。
１０Ｃ４がメモリ１への読書きのアクセスを行う時、ま
ず、バス調停回路にバスの使用権を要求する。バス使用
権が得られた場合、１０Ｃ４はバス上の信号を使用して
メモリｌへの読書きを行う。
ず、バス調停回路にバスの使用権を要求する。バス使用
権が得られた場合、１０Ｃ４はバス上の信号を使用して
メモリｌへの読書きを行う。
もしＣＰＵ３がモリ１への読書きを行っていて、バス使
用権が得られなかった場合はＣＰＵ３のメモリ１に対す
るアクセスが終了するまで待機する。
用権が得られなかった場合はＣＰＵ３のメモリ１に対す
るアクセスが終了するまで待機する。
そして改めてバス使用権を得てからメモリ１に対するア
クセスを行う。
クセスを行う。
なおこの例は制御装置としてＣＰＵ３、ｌ０Ｃ４の２つ
が接続されている場合を示しているが、制御装置が２つ
以上であっても同様である。
が接続されている場合を示しているが、制御装置が２つ
以上であっても同様である。
従来の半導体メモリ装置は以上のように構成されていた
ので、バスの使用権を得た１つの制御装置のみがメモリ
への読書きができるにすぎず、システムの処理能力が落
ちるという問題点があった。
ので、バスの使用権を得た１つの制御装置のみがメモリ
への読書きができるにすぎず、システムの処理能力が落
ちるという問題点があった。
この発明は上記のような問題点を解消する為にナサした
もので、複数の制御装置が同時にメモリにアクセスでき
るようにして処理能力を向上させることを目的としてい
る。
もので、複数の制御装置が同時にメモリにアクセスでき
るようにして処理能力を向上させることを目的としてい
る。
この発明に係る半導体メモリ装置は複数のメモリフロッ
ク６と、上記各ブロックメモリ６に対して読書きを行う
複数の制御装置３，４と、上記各メモリブロック６毎に
設けられたレジスタ８と、上記レジスタ８の値によって
上記メモリブロック６に対する読書きを上記複数の制御
装置３．４のいずれに許可するか否かを選択する各メモ
リブロック６毎に設けられたセレクタ７ａ、７ｂとを備
えたことを特徴とするものである。
ク６と、上記各ブロックメモリ６に対して読書きを行う
複数の制御装置３，４と、上記各メモリブロック６毎に
設けられたレジスタ８と、上記レジスタ８の値によって
上記メモリブロック６に対する読書きを上記複数の制御
装置３．４のいずれに許可するか否かを選択する各メモ
リブロック６毎に設けられたセレクタ７ａ、７ｂとを備
えたことを特徴とするものである。
各メモリブロック６毎に設けられたレジスタ８に所定の
値を書き込むと、各セレ、クタ７ａ、７ｂはレジスタ８
に書き込まれた値によって複数の制御装置３，４のいず
れに上記メモリブロック６に対する読書きの許可をする
か否か選択する。
値を書き込むと、各セレ、クタ７ａ、７ｂはレジスタ８
に書き込まれた値によって複数の制御装置３，４のいず
れに上記メモリブロック６に対する読書きの許可をする
か否か選択する。
ここに各メモリブロック６は各々の制御装置３゜４から
のアクセスのみ受は付けるので、複数の制御装置３，４
の読書きを各メモリブロック６毎に制御することができ
、メモリブロック６が異なれば、複数の制御装置が同時
にメモリブロック６にアクセスすることが可能となる。
のアクセスのみ受は付けるので、複数の制御装置３，４
の読書きを各メモリブロック６毎に制御することができ
、メモリブロック６が異なれば、複数の制御装置が同時
にメモリブロック６にアクセスすることが可能となる。
以下、この発明の一実施例について説明する。
第１図はこの発明の一実施例を示す構成図で、図におい
て、６はある容量をもったメモリブロック、２ａ、２ｂ
はメモリブロック６を制御する信号を１０Ｇ、７ａ、７
ｂは各メモリブロックをＣＰＵ側に接続して使用するか
否かを制御する為の複数ビットからなるレジスタ８の設
定値から、各メモリブロックをＣＰＵ側とＩＯＣ側の各
バスに接続切替させる為のセレクタである。
て、６はある容量をもったメモリブロック、２ａ、２ｂ
はメモリブロック６を制御する信号を１０Ｇ、７ａ、７
ｂは各メモリブロックをＣＰＵ側に接続して使用するか
否かを制御する為の複数ビットからなるレジスタ８の設
定値から、各メモリブロックをＣＰＵ側とＩＯＣ側の各
バスに接続切替させる為のセレクタである。
次に動作について説明する。
最初レジスタ８は初期設定である値が書き込まれていて
、全てＣＰＵ３のみがメモリブロック６に対するアクセ
スを行うことができるようになっている。
、全てＣＰＵ３のみがメモリブロック６に対するアクセ
スを行うことができるようになっている。
ここでｌ０Ｃ４がメモリブロック６にアクセスを行う場
合、ＣＰＵ３からバスを介しであるメモリブロック６に
対応するレジスタに所定の値を書き込んでおく。このレ
ジスタ８への書き込みにより、セレクタ７ａ、７ｂはＣ
ＰＵ３側からｔＯＣ４側に選択を切り換える。
合、ＣＰＵ３からバスを介しであるメモリブロック６に
対応するレジスタに所定の値を書き込んでおく。このレ
ジスタ８への書き込みにより、セレクタ７ａ、７ｂはＣ
ＰＵ３側からｔＯＣ４側に選択を切り換える。
このメモリブロック６は、ｌ０Ｃ４があらかじめ必要と
するメモリ容量に相当し、ＣＰＵ３が当面必要としない
分だけ確保しておく。こうすることにより、ＣＰＵ及び
Ｉ−ＱＣ共に、同時に必要とするメモリ容量分のメモ
リブロックにアクセスすることができる。
するメモリ容量に相当し、ＣＰＵ３が当面必要としない
分だけ確保しておく。こうすることにより、ＣＰＵ及び
Ｉ−ＱＣ共に、同時に必要とするメモリ容量分のメモ
リブロックにアクセスすることができる。
なお、上記実施例ではメモリ制御信号生成回路２ａ、２
ｂは、各ブロック毎に設けたものを示したが、全ブロッ
ク共通で１つ設けてもよい。これにより、ブロック毎に
設けたものより回路が少なくすむ。
ｂは、各ブロック毎に設けたものを示したが、全ブロッ
ク共通で１つ設けてもよい。これにより、ブロック毎に
設けたものより回路が少なくすむ。
以上説明したように、この発明によれば、複数のメモリ
ブロックと、上記各メモリブロックに対して読書きを行
う複数の制御装置と、上記各メモリブロック毎に設けら
れたレジスタと、上記レジスタの値によって上記メモリ
ブロックに対する読書きを上記複数の制御装置のいずれ
に許可するか否かを選択する各メモリブロック毎に設け
られたセレクタとを備え、各制御装置のメモリに対する
読書きを各メモリブロック毎に制御するので、複数の制
御装置が同時に各メモリブロックをアクセスすることが
可能となり、処理能力が向上する効果がある。
ブロックと、上記各メモリブロックに対して読書きを行
う複数の制御装置と、上記各メモリブロック毎に設けら
れたレジスタと、上記レジスタの値によって上記メモリ
ブロックに対する読書きを上記複数の制御装置のいずれ
に許可するか否かを選択する各メモリブロック毎に設け
られたセレクタとを備え、各制御装置のメモリに対する
読書きを各メモリブロック毎に制御するので、複数の制
御装置が同時に各メモリブロックをアクセスすることが
可能となり、処理能力が向上する効果がある。
【図面の簡単な説明】
第１図はこの発明の一実施例によ、る半導体メモリ装置
のブロック図、第２図は従来の半導体メモリ装置のブロ
ック図である。■はメモリ、２゜２ａ、２ｂはメモリ制
御信号生成回路、３はＣＰＵ、４はＩＯＣ，５はバス調
停回路、６はメモリブロック、７ａ、７ｂはセレクタ、
８はレジスタ。 なお、図中、同一符号は同一、又は相当部分を示す。
のブロック図、第２図は従来の半導体メモリ装置のブロ
ック図である。■はメモリ、２゜２ａ、２ｂはメモリ制
御信号生成回路、３はＣＰＵ、４はＩＯＣ，５はバス調
停回路、６はメモリブロック、７ａ、７ｂはセレクタ、
８はレジスタ。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 複数のメモリブロックと、上記各メモリブロックに対し
て読書きをを行う複数の制御装置と、上記各メモリブロ
ック毎に設けられたレジスタと、上記レジスタの値によ
って上記メモリブロックに対する読書きを上記複数の制
御装置のいずれに許可するか否かを選択する各メモリブ
ロック毎に設けられたセレクタとを備えたことを特徴と
する半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9611588A JPH01266651A (ja) | 1988-04-19 | 1988-04-19 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9611588A JPH01266651A (ja) | 1988-04-19 | 1988-04-19 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01266651A true JPH01266651A (ja) | 1989-10-24 |
Family
ID=14156386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9611588A Pending JPH01266651A (ja) | 1988-04-19 | 1988-04-19 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01266651A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001505342A (ja) * | 1997-09-09 | 2001-04-17 | メムトラックス エルエルシー | 内部メモリ及び外部メモリコントロールを具備したコンピュータシステムコントローラ |
| US7715269B2 (en) | 2006-08-22 | 2010-05-11 | Elpida Memory, Inc. | Semiconductor memory device and semiconductor device comprising the same |
-
1988
- 1988-04-19 JP JP9611588A patent/JPH01266651A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE41413E1 (en) | 1997-07-01 | 2010-07-06 | Neal Margulis | Computer system controller having internal memory and external memory control |
| JP2001505342A (ja) * | 1997-09-09 | 2001-04-17 | メムトラックス エルエルシー | 内部メモリ及び外部メモリコントロールを具備したコンピュータシステムコントローラ |
| US7715269B2 (en) | 2006-08-22 | 2010-05-11 | Elpida Memory, Inc. | Semiconductor memory device and semiconductor device comprising the same |
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