JPH04155454A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロプロセッサ（以下ＭＰＵと略す）応
用機器のエミュレーションを容易に行う為の手段を設け
た情報処理装置に関するものである。

〔従来の技術〕

通常ＭＰＵ応用機器のプログラムは、ＲＡＭ上で充分な
デバッグを行った後にＲＯＭ化される。従ってＲＯＭの
配置されるメモリ領域については、ＲＡＭに代替が可能
な手段を設けておく必要がある。

従来、プログラムメモリ領域をＲＯＭまたはＲＡＭの何
れか一方に切換る手段としては、次の様な方法が知られ
ている。

（１）ＣＰＵボード上にソケットを設け、適宜ＲＯＭま
たはＲＡＭを実装する。ＲＯＭとＲＡＭのピン配置は異
なる為、ジャンパー又はスイッチ等の切換手段を併設し
、使用メモリ種別に応じてこれを設定する。

（２）エミュレーション可能な開発装置を用いる場合に
は、プログラムメモリ領域を開発装置内のＲＡＭ上にマ
ツピングしてプログラム開発を行う。プログラム開発後
にＲＯＭを実装する。

〔発明が解決しようとしている課題〕

しかしながら、上記従来例（１）では、■ＲＯＭ／ＲＡ
Ｍ切換の度に、メモリの交換並びにジャンパーの設定と
いう繁雑な作業が必要となる。

■容量の異なるＲＯＭとＲＡＭの切換を行おうとすると
切換回路が複雑となり、回路の冗長度が増大する。

という欠点があり、従来例（２）では、■ＲＯＭに代替
可能な開発装置内のＲＡＭの容量が開発装置の使用によ
って制限される。

■例えばバンクメモリ形式でＲＯＭアドレス指定４行っ
ている様なターゲットに関しては、ＲＡＭへ（マツピン
グが不可能になる。

等の欠点があった。

〔課題を解決するための手段、及び作用〕本発明は、処
理手段とバスで接続される第１のメモリと、前記処理手
段とバスで接続される第２のメモリと、前記第１のメモ
リと前記第２のメモリとを選択する為の選択手段と、前
記選択手段の選択情報に基づき、前記第１のメモリか前
記第２のメモリに前記処理手段から出方されるアドレス
情報を印加する手段とを設ける事により、上述の課題を
解決するものである。

〔実施例〕

第１図は本発明の１実施例を表わす図面であり、ｌは情
報を処理する処理部のＭＰＵである。２はＭＰＵＩから
出力されるアドレス信号をシステムに伝達するアドレス
バス、３は内部ＲＯＭフェッチ又はメモリボードフェッ
チの何れかを選択する為の選択回路である。４はアドレ
スバス２上のアドレス情報、並びに選択回路３の状態を
デコードし、内部ＲＯＭ）　　の選択信号５、および内
部ＲＯＭ／メモリホードの何れをアクセスするかを決定
する為のメモリ選択信号６を生成する為のアドレスデコ
ーダである。

７はＭＰＵから出力されるメモリ読出しコマンド（以下
ＭＲＤ＊と略す）、８はＭＲＤ＊信号７をメモリボード
に伝達するか否かを決定するトライステートバッファで
あり、この出力９はメモリ選択信号６によって制御され
ている。１０はトライステートバッファ８がハイインピ
ーダンス状態の時、メモリボード続出しコマンド信号９
をインアクティブレベルに固定する為のプルアップ抵抗
である（但し、コマンド信号はＬ”アクティブであるも
のとする）。

１１はＣＰＵボード上のメモリの内部ＲＯＭ、１２は読
み出し書き込みが可能なメモリＲＡＭのメモリホードで
ある。尚、メモリボード１２は取外し可能な機構をもっ
ており、プログラムの開発時に使用する。

以下、ＭＰＵＩがプログラムメモリ領域をアクセスする
際の動作につき述べる。

■ＭＰＵＩはアドレスバス２にアドレス情報を出力する
。

■アドレスデコーダ４はアドレスバス２上のアドレス信
号並びに選択回路３の状態に基づき、アドレスをデコー
ドし、信号線上に内部ＲＯＭ選択信号５、並びにメモリ
ボード選択信号６を生成する。例えば、選択回路３のス
イッチがＯＮの時メモリボード１２を選択し、ＯＦＦの
時内部ＲＯＭＩＩを選択するものとする。（ａ）の場合
、アドレスバス上の情報がプログラムメモリ領域を指し
ており、且つ、該スイッチがＯＮの場合には内部ＲＯＭ
選択信号５は全てインアクティブとなり、内部ＲＯＭＩ
Ｉは全て非選択となる。この時、メモリボード選択信号
６がアクティブとなり、トライステートバッファ８はド
ライブ状態となる。逆に（ｂ）の場合、アドレスがプロ
グラムメモリ領域を指しており、且つ、該スイッチがＯ
ＦＦの場合は、内部ＲＯＭ選択信号５のうちの１つがア
クティブ状態となり、内部ＲＯＭ１１は選択状態となる
。この時、メモリボード選択信号６はインアクティブと
なり、トライステートバッファ８はトライステート状態
となる。

即ち（ａ）の状態に於いては、内部ＲＯＭＩＩは全て非
選択状態、メモリボード１２はメモリボード１２上のア
ドレスデコード結果に従い、何れかのメモリが選択状態
となっている。この状態は本アクセスサイクルが終了す
る迄保たれる。

一方（ｂ）の状態に於いては、内部ＲＯＭＩＩの何れか
は選択状態、メモリボード１２上のメモリもメモリボー
ド１２上のアドレスデコード結果に従って選択状態とな
っている。

この状態も同様に本アクセスサイクルが終了する迄保た
れる。

尚、本アドレスデコーダの機能を論理式で示すと次の如
くなる。

信号５＝（選択回路のスイッチ０Ｎ）ＡＮＤ　（プログ
ラムメモリ領域のアドレス入力） （信号６）；（選択回路のスイッチ０ＦＦ）ＡＮＤ（ブ
ログラムメモリ領域のアドレス入力） ■ＭＰ　Ｕ　１はＭＲＤ＊信号７をアクティブにする。

この際、■−（ａ）の状態であれば、ＭＲＤ＊信号７は
トライステートバッファ８を経由してメモリボード１２
に加えられる。メモリポート１２内の選択されているメ
モリは、データを図示しないデータバス上に出力する。

この時、内部ＲＯＭｌ　１にもＭＲＤ＊信号７が加えら
れるが、内部ＲＯＭＩＩはアドレスデコーダ４により非
選択状態である為、データバス（不図示）をドライブす
る事はない。

１−　（ｂ）の状態であれば、ＭＲＤ＊信号７は内部Ｒ
ＯＭＩＩに加えられる。内部ＲＯＭＩＩ内の選択されて
いるメモリは、データをデータバス（不図示）上に出力
する。

この時、メモリボード１２上のメモリの何れかは、前述
した様に選択状態となっているが、トライステートバッ
ファ８がメモリボード選択信号６によってハイインピー
ダンス状態となっており、かつプルアップ抵抗１０によ
ってメモリ読出しコマンド信号９がインアクティブレベ
ルに固定されている為、データバスをドライブする事は
ない。

■ＣＰＵＩは所定のタイミングでデータバス上のデータ
を読込んだ後、ＭＲＤ＊信号をインアクティブ状態に戻
し、アクセスサイクルが終了する。

〔他の実施例〕

前述の実施例では、アドレスデコーダのデコード結果に
より内部ＲＯＭＩＩの場合には内部ＲＯＭ選択信号、メ
モリボード１２の場合にはコマンドラインを制御して、
どちらか一方のメモリからコードフェッチを行う例を示
したが、プログラムメモリアドレスが出力されている状
態で、内部ＲＯＭＩＩまたはメモリボード１２の何れか
一方に対して、選択信号がアクティブかつ読出しコマン
ドがアクティブとなる様な制御を行えば同様の効果が得
られる。

例えば、ＭＰＵから出力される続出しコマンドラインを
内部ＲＯＭ、メモリボード共に共通に接続し、ＭＰＵか
ら出力されるアドレスを変換してメモリボードに供給す
る様な方式を採っても良い。この場合、変換前のアドレ
スと変換後のアドレスとは一対一に対応し、かつＭＰＵ
が出力するアドレスによってアクセスされる内部ＲＯＭ
のアドレス専有空間と変換されたアドレスによってアク
セスされるメモリボードのアドレス専有空間とは互いに
オーバーラツプしてはいけない事は勿論である。

〔発明の効果〕

以上説明したように、本発明によればメモリ領域をメモ
リボード上のＲＡＭにマツピングする事が可能となる。

又、ＣＰＵボード上に繁雑なＲＯＭ・ＲＡＭ切換回路を
設ける必要もなくなる為、開発時と出荷時、同時点に対
処する為の冗長回路の冗長度を低く抑えられるという効
果もある。

【図面の簡単な説明】

第１図は本発明を適用した情報処理装置の基本構成を表
す図。 １・・・ＣＰＵ ２・・・アドレスバス ３・・・選択回路 ４・・・アドレスデコーダ ５・・・内部ＲＯＭ選択信号 ６・・・メモリボード選択信号 ７・・・メモリ読出し信号 ８・・・トライステートバッファ ９・・・メモリボード読出し信号 １０・・・プルアップ抵抗

Claims (1)

1. 【特許請求の範囲】 処理手段とバスで接続される第１のメモリと、前記処理
   手段とバスで接続される第２のメモリと、前記第１のメ
   モリと前記第２のメモリとを選択する為の選択手段と、 前記選択手段の選択情報に基づき、前記第１のメモリか
   前記第２のメモリに前記処理手段から出力されるアドレ
   ス情報を印加する手段と、 を有する情報処理装置。