JPH04155454A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH04155454A JPH04155454A JP2281496A JP28149690A JPH04155454A JP H04155454 A JPH04155454 A JP H04155454A JP 2281496 A JP2281496 A JP 2281496A JP 28149690 A JP28149690 A JP 28149690A JP H04155454 A JPH04155454 A JP H04155454A
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- JP
- Japan
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- memory
- selecting
- address
- rom
- board
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- Pending
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- 230000015654 memory Effects 0.000 claims abstract description 76
- 238000000034 method Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000010365 information processing Effects 0.000 description 2
- 238000013507 mapping Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロプロセッサ(以下MPUと略す)応
用機器のエミュレーションを容易に行う為の手段を設け
た情報処理装置に関するものである。
用機器のエミュレーションを容易に行う為の手段を設け
た情報処理装置に関するものである。
通常MPU応用機器のプログラムは、RAM上で充分な
デバッグを行った後にROM化される。従ってROMの
配置されるメモリ領域については、RAMに代替が可能
な手段を設けておく必要がある。
デバッグを行った後にROM化される。従ってROMの
配置されるメモリ領域については、RAMに代替が可能
な手段を設けておく必要がある。
従来、プログラムメモリ領域をROMまたはRAMの何
れか一方に切換る手段としては、次の様な方法が知られ
ている。
れか一方に切換る手段としては、次の様な方法が知られ
ている。
(1)CPUボード上にソケットを設け、適宜ROMま
たはRAMを実装する。ROMとRAMのピン配置は異
なる為、ジャンパー又はスイッチ等の切換手段を併設し
、使用メモリ種別に応じてこれを設定する。
たはRAMを実装する。ROMとRAMのピン配置は異
なる為、ジャンパー又はスイッチ等の切換手段を併設し
、使用メモリ種別に応じてこれを設定する。
(2)エミュレーション可能な開発装置を用いる場合に
は、プログラムメモリ領域を開発装置内のRAM上にマ
ツピングしてプログラム開発を行う。プログラム開発後
にROMを実装する。
は、プログラムメモリ領域を開発装置内のRAM上にマ
ツピングしてプログラム開発を行う。プログラム開発後
にROMを実装する。
しかしながら、上記従来例(1)では、■ROM/RA
M切換の度に、メモリの交換並びにジャンパーの設定と
いう繁雑な作業が必要となる。
M切換の度に、メモリの交換並びにジャンパーの設定と
いう繁雑な作業が必要となる。
■容量の異なるROMとRAMの切換を行おうとすると
切換回路が複雑となり、回路の冗長度が増大する。
切換回路が複雑となり、回路の冗長度が増大する。
という欠点があり、従来例(2)では、■ROMに代替
可能な開発装置内のRAMの容量が開発装置の使用によ
って制限される。
可能な開発装置内のRAMの容量が開発装置の使用によ
って制限される。
■例えばバンクメモリ形式でROMアドレス指定4行っ
ている様なターゲットに関しては、RAMへ(マツピン
グが不可能になる。
ている様なターゲットに関しては、RAMへ(マツピン
グが不可能になる。
等の欠点があった。
〔課題を解決するための手段、及び作用〕本発明は、処
理手段とバスで接続される第1のメモリと、前記処理手
段とバスで接続される第2のメモリと、前記第1のメモ
リと前記第2のメモリとを選択する為の選択手段と、前
記選択手段の選択情報に基づき、前記第1のメモリか前
記第2のメモリに前記処理手段から出方されるアドレス
情報を印加する手段とを設ける事により、上述の課題を
解決するものである。
理手段とバスで接続される第1のメモリと、前記処理手
段とバスで接続される第2のメモリと、前記第1のメモ
リと前記第2のメモリとを選択する為の選択手段と、前
記選択手段の選択情報に基づき、前記第1のメモリか前
記第2のメモリに前記処理手段から出方されるアドレス
情報を印加する手段とを設ける事により、上述の課題を
解決するものである。
第1図は本発明の1実施例を表わす図面であり、lは情
報を処理する処理部のMPUである。2はMPUIから
出力されるアドレス信号をシステムに伝達するアドレス
バス、3は内部ROMフェッチ又はメモリボードフェッ
チの何れかを選択する為の選択回路である。4はアドレ
スバス2上のアドレス情報、並びに選択回路3の状態を
デコードし、内部ROM) の選択信号5、および内
部ROM/メモリホードの何れをアクセスするかを決定
する為のメモリ選択信号6を生成する為のアドレスデコ
ーダである。
報を処理する処理部のMPUである。2はMPUIから
出力されるアドレス信号をシステムに伝達するアドレス
バス、3は内部ROMフェッチ又はメモリボードフェッ
チの何れかを選択する為の選択回路である。4はアドレ
スバス2上のアドレス情報、並びに選択回路3の状態を
デコードし、内部ROM) の選択信号5、および内
部ROM/メモリホードの何れをアクセスするかを決定
する為のメモリ選択信号6を生成する為のアドレスデコ
ーダである。
7はMPUから出力されるメモリ読出しコマンド(以下
MRD*と略す)、8はMRD*信号7をメモリボード
に伝達するか否かを決定するトライステートバッファで
あり、この出力9はメモリ選択信号6によって制御され
ている。10はトライステートバッファ8がハイインピ
ーダンス状態の時、メモリボード続出しコマンド信号9
をインアクティブレベルに固定する為のプルアップ抵抗
である(但し、コマンド信号はL”アクティブであるも
のとする)。
MRD*と略す)、8はMRD*信号7をメモリボード
に伝達するか否かを決定するトライステートバッファで
あり、この出力9はメモリ選択信号6によって制御され
ている。10はトライステートバッファ8がハイインピ
ーダンス状態の時、メモリボード続出しコマンド信号9
をインアクティブレベルに固定する為のプルアップ抵抗
である(但し、コマンド信号はL”アクティブであるも
のとする)。
11はCPUボード上のメモリの内部ROM、12は読
み出し書き込みが可能なメモリRAMのメモリホードで
ある。尚、メモリボード12は取外し可能な機構をもっ
ており、プログラムの開発時に使用する。
み出し書き込みが可能なメモリRAMのメモリホードで
ある。尚、メモリボード12は取外し可能な機構をもっ
ており、プログラムの開発時に使用する。
以下、MPUIがプログラムメモリ領域をアクセスする
際の動作につき述べる。
際の動作につき述べる。
■MPUIはアドレスバス2にアドレス情報を出力する
。
。
■アドレスデコーダ4はアドレスバス2上のアドレス信
号並びに選択回路3の状態に基づき、アドレスをデコー
ドし、信号線上に内部ROM選択信号5、並びにメモリ
ボード選択信号6を生成する。例えば、選択回路3のス
イッチがONの時メモリボード12を選択し、OFFの
時内部ROMIIを選択するものとする。(a)の場合
、アドレスバス上の情報がプログラムメモリ領域を指し
ており、且つ、該スイッチがONの場合には内部ROM
選択信号5は全てインアクティブとなり、内部ROMI
Iは全て非選択となる。この時、メモリボード選択信号
6がアクティブとなり、トライステートバッファ8はド
ライブ状態となる。逆に(b)の場合、アドレスがプロ
グラムメモリ領域を指しており、且つ、該スイッチがO
FFの場合は、内部ROM選択信号5のうちの1つがア
クティブ状態となり、内部ROM11は選択状態となる
。この時、メモリボード選択信号6はインアクティブと
なり、トライステートバッファ8はトライステート状態
となる。
号並びに選択回路3の状態に基づき、アドレスをデコー
ドし、信号線上に内部ROM選択信号5、並びにメモリ
ボード選択信号6を生成する。例えば、選択回路3のス
イッチがONの時メモリボード12を選択し、OFFの
時内部ROMIIを選択するものとする。(a)の場合
、アドレスバス上の情報がプログラムメモリ領域を指し
ており、且つ、該スイッチがONの場合には内部ROM
選択信号5は全てインアクティブとなり、内部ROMI
Iは全て非選択となる。この時、メモリボード選択信号
6がアクティブとなり、トライステートバッファ8はド
ライブ状態となる。逆に(b)の場合、アドレスがプロ
グラムメモリ領域を指しており、且つ、該スイッチがO
FFの場合は、内部ROM選択信号5のうちの1つがア
クティブ状態となり、内部ROM11は選択状態となる
。この時、メモリボード選択信号6はインアクティブと
なり、トライステートバッファ8はトライステート状態
となる。
即ち(a)の状態に於いては、内部ROMIIは全て非
選択状態、メモリボード12はメモリボード12上のア
ドレスデコード結果に従い、何れかのメモリが選択状態
となっている。この状態は本アクセスサイクルが終了す
る迄保たれる。
選択状態、メモリボード12はメモリボード12上のア
ドレスデコード結果に従い、何れかのメモリが選択状態
となっている。この状態は本アクセスサイクルが終了す
る迄保たれる。
一方(b)の状態に於いては、内部ROMIIの何れか
は選択状態、メモリボード12上のメモリもメモリボー
ド12上のアドレスデコード結果に従って選択状態とな
っている。
は選択状態、メモリボード12上のメモリもメモリボー
ド12上のアドレスデコード結果に従って選択状態とな
っている。
この状態も同様に本アクセスサイクルが終了する迄保た
れる。
れる。
尚、本アドレスデコーダの機能を論理式で示すと次の如
くなる。
くなる。
信号5=(選択回路のスイッチ0N)AND (プログ
ラムメモリ領域のアドレス入力) (信号6);(選択回路のスイッチ0FF)AND(ブ
ログラムメモリ領域のアドレス入力) ■MP U 1はMRD*信号7をアクティブにする。
ラムメモリ領域のアドレス入力) (信号6);(選択回路のスイッチ0FF)AND(ブ
ログラムメモリ領域のアドレス入力) ■MP U 1はMRD*信号7をアクティブにする。
この際、■−(a)の状態であれば、MRD*信号7は
トライステートバッファ8を経由してメモリボード12
に加えられる。メモリポート12内の選択されているメ
モリは、データを図示しないデータバス上に出力する。
トライステートバッファ8を経由してメモリボード12
に加えられる。メモリポート12内の選択されているメ
モリは、データを図示しないデータバス上に出力する。
この時、内部ROMl 1にもMRD*信号7が加えら
れるが、内部ROMIIはアドレスデコーダ4により非
選択状態である為、データバス(不図示)をドライブす
る事はない。
れるが、内部ROMIIはアドレスデコーダ4により非
選択状態である為、データバス(不図示)をドライブす
る事はない。
1− (b)の状態であれば、MRD*信号7は内部R
OMIIに加えられる。内部ROMII内の選択されて
いるメモリは、データをデータバス(不図示)上に出力
する。
OMIIに加えられる。内部ROMII内の選択されて
いるメモリは、データをデータバス(不図示)上に出力
する。
この時、メモリボード12上のメモリの何れかは、前述
した様に選択状態となっているが、トライステートバッ
ファ8がメモリボード選択信号6によってハイインピー
ダンス状態となっており、かつプルアップ抵抗10によ
ってメモリ読出しコマンド信号9がインアクティブレベ
ルに固定されている為、データバスをドライブする事は
ない。
した様に選択状態となっているが、トライステートバッ
ファ8がメモリボード選択信号6によってハイインピー
ダンス状態となっており、かつプルアップ抵抗10によ
ってメモリ読出しコマンド信号9がインアクティブレベ
ルに固定されている為、データバスをドライブする事は
ない。
■CPUIは所定のタイミングでデータバス上のデータ
を読込んだ後、MRD*信号をインアクティブ状態に戻
し、アクセスサイクルが終了する。
を読込んだ後、MRD*信号をインアクティブ状態に戻
し、アクセスサイクルが終了する。
前述の実施例では、アドレスデコーダのデコード結果に
より内部ROMIIの場合には内部ROM選択信号、メ
モリボード12の場合にはコマンドラインを制御して、
どちらか一方のメモリからコードフェッチを行う例を示
したが、プログラムメモリアドレスが出力されている状
態で、内部ROMIIまたはメモリボード12の何れか
一方に対して、選択信号がアクティブかつ読出しコマン
ドがアクティブとなる様な制御を行えば同様の効果が得
られる。
より内部ROMIIの場合には内部ROM選択信号、メ
モリボード12の場合にはコマンドラインを制御して、
どちらか一方のメモリからコードフェッチを行う例を示
したが、プログラムメモリアドレスが出力されている状
態で、内部ROMIIまたはメモリボード12の何れか
一方に対して、選択信号がアクティブかつ読出しコマン
ドがアクティブとなる様な制御を行えば同様の効果が得
られる。
例えば、MPUから出力される続出しコマンドラインを
内部ROM、メモリボード共に共通に接続し、MPUか
ら出力されるアドレスを変換してメモリボードに供給す
る様な方式を採っても良い。この場合、変換前のアドレ
スと変換後のアドレスとは一対一に対応し、かつMPU
が出力するアドレスによってアクセスされる内部ROM
のアドレス専有空間と変換されたアドレスによってアク
セスされるメモリボードのアドレス専有空間とは互いに
オーバーラツプしてはいけない事は勿論である。
内部ROM、メモリボード共に共通に接続し、MPUか
ら出力されるアドレスを変換してメモリボードに供給す
る様な方式を採っても良い。この場合、変換前のアドレ
スと変換後のアドレスとは一対一に対応し、かつMPU
が出力するアドレスによってアクセスされる内部ROM
のアドレス専有空間と変換されたアドレスによってアク
セスされるメモリボードのアドレス専有空間とは互いに
オーバーラツプしてはいけない事は勿論である。
以上説明したように、本発明によればメモリ領域をメモ
リボード上のRAMにマツピングする事が可能となる。
リボード上のRAMにマツピングする事が可能となる。
又、CPUボード上に繁雑なROM・RAM切換回路を
設ける必要もなくなる為、開発時と出荷時、同時点に対
処する為の冗長回路の冗長度を低く抑えられるという効
果もある。
設ける必要もなくなる為、開発時と出荷時、同時点に対
処する為の冗長回路の冗長度を低く抑えられるという効
果もある。
第1図は本発明を適用した情報処理装置の基本構成を表
す図。 1・・・CPU 2・・・アドレスバス 3・・・選択回路 4・・・アドレスデコーダ 5・・・内部ROM選択信号 6・・・メモリボード選択信号 7・・・メモリ読出し信号 8・・・トライステートバッファ 9・・・メモリボード読出し信号 10・・・プルアップ抵抗
す図。 1・・・CPU 2・・・アドレスバス 3・・・選択回路 4・・・アドレスデコーダ 5・・・内部ROM選択信号 6・・・メモリボード選択信号 7・・・メモリ読出し信号 8・・・トライステートバッファ 9・・・メモリボード読出し信号 10・・・プルアップ抵抗
Claims (1)
- 【特許請求の範囲】 処理手段とバスで接続される第1のメモリと、前記処理
手段とバスで接続される第2のメモリと、前記第1のメ
モリと前記第2のメモリとを選択する為の選択手段と、 前記選択手段の選択情報に基づき、前記第1のメモリか
前記第2のメモリに前記処理手段から出力されるアドレ
ス情報を印加する手段と、 を有する情報処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2281496A JPH04155454A (ja) | 1990-10-18 | 1990-10-18 | 情報処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2281496A JPH04155454A (ja) | 1990-10-18 | 1990-10-18 | 情報処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04155454A true JPH04155454A (ja) | 1992-05-28 |
Family
ID=17639997
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2281496A Pending JPH04155454A (ja) | 1990-10-18 | 1990-10-18 | 情報処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04155454A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5388076A (en) * | 1992-07-03 | 1995-02-07 | Sharp Kabushiki Kaisha | Semiconductor memory device |
-
1990
- 1990-10-18 JP JP2281496A patent/JPH04155454A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5388076A (en) * | 1992-07-03 | 1995-02-07 | Sharp Kabushiki Kaisha | Semiconductor memory device |
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