JPS61838A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
- Publication number
- JPS61838A JPS61838A JP12001284A JP12001284A JPS61838A JP S61838 A JPS61838 A JP S61838A JP 12001284 A JP12001284 A JP 12001284A JP 12001284 A JP12001284 A JP 12001284A JP S61838 A JPS61838 A JP S61838A
- Authority
- JP
- Japan
- Prior art keywords
- address
- circuit
- memory
- microprogram
- microinstruction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、マイクロプログラムを格納するメモリの各社
を低減したマイクロプログラム制御装置に関する。
を低減したマイクロプログラム制御装置に関する。
（従来の技術）
従来のマイクロプログラム制御装置においては、次に実
行すべきアドレス（Ｎｅｘｔ Ｉｎ５ｔｒｕｃｔｉｏ
ｎＡｄｒｅｓｓ ）は、現在実行中のアドレスに、“１
″を加えるか、あるいは現在実行中のマイクロインスト
ラクションのフィールドに、次に実行すべきネクストア
ドレスを設けているのが普通である。
行すべきアドレス（Ｎｅｘｔ Ｉｎ５ｔｒｕｃｔｉｏ
ｎＡｄｒｅｓｓ ）は、現在実行中のアドレスに、“１
″を加えるか、あるいは現在実行中のマイクロインスト
ラクションのフィールドに、次に実行すべきネクストア
ドレスを設けているのが普通である。
しかし、マイクロプログラムの実行速度を増加するには
後者の方法が適当であるので、一般には該後者の方法が
採用されている。
後者の方法が適当であるので、一般には該後者の方法が
採用されている。
第１図はマイクロインストラクションのフィ−ルドに、
１２ピツトのネクストインストラクションアドレス（Ｎ
ＩＡ）を設けているマイクロインストラクションフォー
マットを示す。図において、１がオペランド部、２が１
２ビツトのＮＩＡを示す。
１２ピツトのネクストインストラクションアドレス（Ｎ
ＩＡ）を設けているマイクロインストラクションフォー
マットを示す。図において、１がオペランド部、２が１
２ビツトのＮＩＡを示す。
第２図はこのようなマイクロインストラクションフォー
マットを用いた従来のマイクロプログラム制御装置のブ
ロック図を示ず。３は前記マイクロインストラクション
を格納するメモリである。
マットを用いた従来のマイクロプログラム制御装置のブ
ロック図を示ず。３は前記マイクロインストラクション
を格納するメモリである。
該メモリ３から読み出されたマイクロインストラクショ
ンはデコード回路４でデコードされ、オペランド部１の
制御信号５はマイクロプログラム実行回路６に送られ、
命令の実行が行なわれる。一方、ＮｌＡ２はデコード回
路４からメモリ３へ送られ、該Ｎ ｔＡ２によって次の
マイクロインストラクションがメモリ３から読み出され
る。
ンはデコード回路４でデコードされ、オペランド部１の
制御信号５はマイクロプログラム実行回路６に送られ、
命令の実行が行なわれる。一方、ＮｌＡ２はデコード回
路４からメモリ３へ送られ、該Ｎ ｔＡ２によって次の
マイクロインストラクションがメモリ３から読み出され
る。
従来は、以上のようにして、マイクロプログラムが実行
されていた。
されていた。
（発明が解決しようとする問題点）
上記した従来の技術は、次のような問題点を有していた
。すなわち、第１図のマイクロインストラクションのフ
ォーマットに示されているように、従来はＮＩＡに１２
ビット使っていたので、マイクロプログラムを格納する
メモリ３として大容量のものを必要とするという欠点が
あった。本発明の目的は、従来技術が有していたこのよ
うな問題点を解決するにある。
。すなわち、第１図のマイクロインストラクションのフ
ォーマットに示されているように、従来はＮＩＡに１２
ビット使っていたので、マイクロプログラムを格納する
メモリ３として大容量のものを必要とするという欠点が
あった。本発明の目的は、従来技術が有していたこのよ
うな問題点を解決するにある。
く問題点を解決するための手段および作用）前記の問題
点を解決するために、本発明は、マイクロプログラム格
納用メモリと、該メモリから読み出されたマイクロイン
ストラクションが一時保持されるラッチ回路と、該ラッ
チ回路に保持されたマイクロインストラクションのオペ
ランド部を受けると共に、マイクロプログラムを実行す
る回路と、前記ラッチ回路に保持されたネクストアドレ
スが送られてくるアドレス回路と、前記マイクロプログ
ラム実行回路で生成されたアドレスを保持するアドレス
レジスタとを具備し、前記アドレス回路出力と前記アド
レスレジスタ出力とから作られるアドレスによって前記
マイクロプログラム格納用メモリをアクセスすることに
より、該メモリに格納されるマイクロインストラクショ
ンのネクストアドレスのビット数を低減するようにした
点に特徴がある。
点を解決するために、本発明は、マイクロプログラム格
納用メモリと、該メモリから読み出されたマイクロイン
ストラクションが一時保持されるラッチ回路と、該ラッ
チ回路に保持されたマイクロインストラクションのオペ
ランド部を受けると共に、マイクロプログラムを実行す
る回路と、前記ラッチ回路に保持されたネクストアドレ
スが送られてくるアドレス回路と、前記マイクロプログ
ラム実行回路で生成されたアドレスを保持するアドレス
レジスタとを具備し、前記アドレス回路出力と前記アド
レスレジスタ出力とから作られるアドレスによって前記
マイクロプログラム格納用メモリをアクセスすることに
より、該メモリに格納されるマイクロインストラクショ
ンのネクストアドレスのビット数を低減するようにした
点に特徴がある。
（実施例）
以下に、本発明を実施例によって説明する。第３図は本
発明の一実施例のブロック図を示す。また、第４図は本
実施例におけるマイクロインストラクションフォーマッ
トの一例を示す。
発明の一実施例のブロック図を示す。また、第４図は本
実施例におけるマイクロインストラクションフォーマッ
トの一例を示す。
図において、１０は出き込み可能ンメモリ（Ｗｒｉｔａ
ｂｌｅ Ｃｏｎｔｒｏｌ Ｓ ｔｏｒａｇｅ： Ｗ
Ｏ２） テあり、該メモリ１０には第４図のフォーマッ
トを有するマイクロインストラクションが格納されてい
る。１１はメモリ１０から読み出されたマイクロインス
トラクションが一時保持されるラッチ回路であり、該ラ
ッチ回路１１がらオペランドｌ１Ｉ２゜はマイクロイン
ストラクション実行回路１２に送られる。また、８ビツ
トのＮｌＡ２１はアドレス回路１３に送られる。
ｂｌｅ Ｃｏｎｔｒｏｌ Ｓ ｔｏｒａｇｅ： Ｗ
Ｏ２） テあり、該メモリ１０には第４図のフォーマッ
トを有するマイクロインストラクションが格納されてい
る。１１はメモリ１０から読み出されたマイクロインス
トラクションが一時保持されるラッチ回路であり、該ラ
ッチ回路１１がらオペランドｌ１Ｉ２゜はマイクロイン
ストラクション実行回路１２に送られる。また、８ビツ
トのＮｌＡ２１はアドレス回路１３に送られる。
マイクロプログラム実行回路１２は、命令の実行を行な
うと共に、ＮＩＡの上位４ビツトに相当するアドレスを
生成する。該マイクロプログラム実行回路１２で生成さ
れた４ビツトのアドレスはアドレスレジスタ１４に保持
され、前記アドレス回路１３に保持されていた８ビツト
のアドレスと一緒になって１２ビットのアドレスで前記
メモリ１０をアドレスする。この時、アドレスレジスタ
１４から出力された４ビツトのアドレスは前記アドレス
回路１３から出力されたアドレスの上位に置かれる。
うと共に、ＮＩＡの上位４ビツトに相当するアドレスを
生成する。該マイクロプログラム実行回路１２で生成さ
れた４ビツトのアドレスはアドレスレジスタ１４に保持
され、前記アドレス回路１３に保持されていた８ビツト
のアドレスと一緒になって１２ビットのアドレスで前記
メモリ１０をアドレスする。この時、アドレスレジスタ
１４から出力された４ビツトのアドレスは前記アドレス
回路１３から出力されたアドレスの上位に置かれる。
以上のように、本実施例によれば、メモリ１゜に格納さ
れるマイクロインストラクションは、ＮＩＡを８ビツト
しか有していないので、従来のマイクロインストラクシ
ョンに比べて、１マイクロインストラクション当り４ビ
ツトのメモリ容量が削減できる。一般に、メモリ１０中
には、多数のマイクロインストラクション（例えば、ｎ
個）が格納されるので、総計で４ｎビツトの容量を削減
できる。
れるマイクロインストラクションは、ＮＩＡを８ビツト
しか有していないので、従来のマイクロインストラクシ
ョンに比べて、１マイクロインストラクション当り４ビ
ツトのメモリ容量が削減できる。一般に、メモリ１０中
には、多数のマイクロインストラクション（例えば、ｎ
個）が格納されるので、総計で４ｎビツトの容量を削減
できる。
なお、上記の実施例は、ＮＩＡのビット数を８ビツトに
した例であるが、本発明はこれに限定されず、ＮＩＡを
１１ビツト以下にし、不足ビットをマイクロプログラム
実行回路で生成するようにすればよいことは明らかであ
る。
した例であるが、本発明はこれに限定されず、ＮＩＡを
１１ビツト以下にし、不足ビットをマイクロプログラム
実行回路で生成するようにすればよいことは明らかであ
る。
（発明の効果）
本発明によれば、マイクロインストラクションのＮＩＡ
のビット数を従来の１２ビツトから削減できるので、マ
イクロインストラクションを格納するメモリの容量を削
減できる。また、一般に、書き込み可能なメモリは高価
であるが、本発明によりメモリの容量を削減できるので
、マイクロプログラム制御装置を安価に製造できるとい
う効果もある。
のビット数を従来の１２ビツトから削減できるので、マ
イクロインストラクションを格納するメモリの容量を削
減できる。また、一般に、書き込み可能なメモリは高価
であるが、本発明によりメモリの容量を削減できるので
、マイクロプログラム制御装置を安価に製造できるとい
う効果もある。
第１図は従来のマイクロインストラクションのフォーマ
ットの一例の説明図、第２図は従来装置のブロック図、
第３図は本発明の一〜実旅例のプロ′ｙり図、第４図は
本発明の一実施例に用いられるマイクロインストラクシ
ョンのフォーマットの一例を示す。 １０・・・メモリ、１１・・・ラッチ回路、１２・・・
マイクロプログラム実行回路、１３・・・アドレス回路
、１４・・・アドレスレジスタ
ットの一例の説明図、第２図は従来装置のブロック図、
第３図は本発明の一〜実旅例のプロ′ｙり図、第４図は
本発明の一実施例に用いられるマイクロインストラクシ
ョンのフォーマットの一例を示す。 １０・・・メモリ、１１・・・ラッチ回路、１２・・・
マイクロプログラム実行回路、１３・・・アドレス回路
、１４・・・アドレスレジスタ
Claims (1)
- （１）マイクロプログラム格納用メモリと、該メモリか
ら読み出されたマイクロインストラクションが一時保持
されるラッチ回路と、該ラッチ回路に保持されたマイク
ロインストラクションのオペランド部を受けると共に、
マイクロプログラムを実行する回路と、前記ラッチ回路
に保持されたネクストアドレスが送られてくるアドレス
回路と、前記マイクロプログラム実行回路で生成された
アドレスを保持するアドレスレジスタとを具備し、前記
アドレス回路出力と前記アドレスレジスタ出力とから作
られるアドレスによって前記マイクロプログラム格納用
メモリをアクセスすることにより、該メモリに格納され
るマイクロインストラクションのネクストアドレスのビ
ット数を低減するようにしたことを特徴とするマイクロ
プログラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12001284A JPS61838A (ja) | 1984-06-13 | 1984-06-13 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12001284A JPS61838A (ja) | 1984-06-13 | 1984-06-13 | マイクロプログラム制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61838A true JPS61838A (ja) | 1986-01-06 |
Family
ID=14775712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12001284A Pending JPS61838A (ja) | 1984-06-13 | 1984-06-13 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61838A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1989004422A1 (en) * | 1987-11-12 | 1989-05-18 | J.C. Bamford Excavators Limited | Apparatus and engine to provide power to the apparatus |
| US6607632B1 (en) * | 1996-08-16 | 2003-08-19 | Loctite (R&D) Limited | Cyanoacrylate adhesive compositions for bonding glass |
| JP2007044654A (ja) * | 2005-08-11 | 2007-02-22 | Kaneka Corp | 液滴製造装置 |
-
1984
- 1984-06-13 JP JP12001284A patent/JPS61838A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1989004422A1 (en) * | 1987-11-12 | 1989-05-18 | J.C. Bamford Excavators Limited | Apparatus and engine to provide power to the apparatus |
| GB2221775A (en) * | 1987-11-12 | 1990-02-14 | Bamford Excavators Ltd | Apparatus and engine to provide power to the apparatus |
| GB2221775B (en) * | 1987-11-12 | 1991-09-25 | Bamford Excavators Ltd | Combination of an apparatus and an engine to power the apparatus,a fuel delivery system and a sensing means. |
| US6607632B1 (en) * | 1996-08-16 | 2003-08-19 | Loctite (R&D) Limited | Cyanoacrylate adhesive compositions for bonding glass |
| JP2007044654A (ja) * | 2005-08-11 | 2007-02-22 | Kaneka Corp | 液滴製造装置 |
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