JPH02249027A - 命令フェッチ解読装置 - Google Patents
命令フェッチ解読装置Info
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- JPH02249027A JPH02249027A JP1070079A JP7007989A JPH02249027A JP H02249027 A JPH02249027 A JP H02249027A JP 1070079 A JP1070079 A JP 1070079A JP 7007989 A JP7007989 A JP 7007989A JP H02249027 A JPH02249027 A JP H02249027A
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- 238000003860 storage Methods 0.000 description 8
- 101100524639 Toxoplasma gondii ROM3 gene Proteins 0.000 description 2
- 235000019800 disodium phosphate Nutrition 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 101100233339 Neurospora crassa (strain ATCC 24698 / 74-OR23-1A / CBS 708.71 / DSM 1257 / FGSC 987) irs-4 gene Proteins 0.000 description 1
- 241001474791 Proboscis Species 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
命令フェッチ解読装置に関し、
イミディエイトデータ又は命令が長くなってもイミディ
エイトデータをバスに送出するのは、ロード命令解読と
同じマシンサイクルで出来る命令フェッチ解読装置の提
供を目的とし、通常は順次１ずつ増加し、命令解読部よ
り制御信号が入力した時は２増加したアドレスを出力す
るプログラムカウンタ（以下ＰＣと称す）と、該ＰＣの
出力に１を加えたアドレスを出力する加算器と、 １ワードの命令及び、イミディエイトデータロード命令
の場合は命令を書き込む１ワードと、イミディエイトデ
ータを書き込む次の１ワードの２ワード構成とした命令
を格納しており、該ＰＣ及び該加算器の出力のアドレス
が入力すると、該ＰＣのアドレスの命令は第１の命令レ
ジスタ（以下ＪＲと称す）に記憶され、該加算器のアド
レスの命令は第２のＩＲに記憶されるデュアルポートＲ
ＯＭと、 該第１のＩＲ及び該第２のＩＨの記憶内容の内通常は該
第１のＩＲの記憶内容を選択し、該命令解読部より制御
信号が入力した時は該第２のＩＲの記憶内容を選択出力
して第３のＩＨに記憶させると共に該命令解読部に入力
させるセレクタと、該セレクタの出力が入力するとプリ
デコードし、該第３のＩＨの記憶内容が入力すると解読
し、該第３のＩＨの記′憶内容がイミディエイトデータ
ロード命令の場合は、制御信号を該ＰＣ及び該セレクタ
に送ると共に該第１のＩＨの記憶内容が入力しているバ
ッファに送り、該バッファを活性化して該第１のＩＨに
記憶しているイミディエイトデータをバスに送出させる
該命令解読部より構成する。
エイトデータをバスに送出するのは、ロード命令解読と
同じマシンサイクルで出来る命令フェッチ解読装置の提
供を目的とし、通常は順次１ずつ増加し、命令解読部よ
り制御信号が入力した時は２増加したアドレスを出力す
るプログラムカウンタ（以下ＰＣと称す）と、該ＰＣの
出力に１を加えたアドレスを出力する加算器と、 １ワードの命令及び、イミディエイトデータロード命令
の場合は命令を書き込む１ワードと、イミディエイトデ
ータを書き込む次の１ワードの２ワード構成とした命令
を格納しており、該ＰＣ及び該加算器の出力のアドレス
が入力すると、該ＰＣのアドレスの命令は第１の命令レ
ジスタ（以下ＪＲと称す）に記憶され、該加算器のアド
レスの命令は第２のＩＲに記憶されるデュアルポートＲ
ＯＭと、 該第１のＩＲ及び該第２のＩＨの記憶内容の内通常は該
第１のＩＲの記憶内容を選択し、該命令解読部より制御
信号が入力した時は該第２のＩＲの記憶内容を選択出力
して第３のＩＨに記憶させると共に該命令解読部に入力
させるセレクタと、該セレクタの出力が入力するとプリ
デコードし、該第３のＩＨの記憶内容が入力すると解読
し、該第３のＩＨの記′憶内容がイミディエイトデータ
ロード命令の場合は、制御信号を該ＰＣ及び該セレクタ
に送ると共に該第１のＩＨの記憶内容が入力しているバ
ッファに送り、該バッファを活性化して該第１のＩＨに
記憶しているイミディエイトデータをバスに送出させる
該命令解読部より構成する。
本発明は、ディジタル信号処理プロセッサ（以下ＤＳＰ
と称す）のプログラムシーケンス制御ブ０ツク等に用い
られる命令フェッチ解読装置の改良に関する。
と称す）のプログラムシーケンス制御ブ０ツク等に用い
られる命令フェッチ解読装置の改良に関する。
ＤＳＰは近年浮動小数点演算に対応するものや、より高
精度のものが作られており、ＤＳＰの命令中によ（現れ
る、命令のフェッチ回数を減する為に命令中にイミディ
エイトデータを書き込んであるイミディエイトデータロ
ーＶ命令の、命令とかイミディエイトデータが長くなる
傾向にある。
精度のものが作られており、ＤＳＰの命令中によ（現れ
る、命令のフェッチ回数を減する為に命令中にイミディ
エイトデータを書き込んであるイミディエイトデータロ
ーＶ命令の、命令とかイミディエイトデータが長くなる
傾向にある。
命令とかイミディエイトデータが長くなっても命令フェ
ッチ解読装置としては１サイクルで処理出来処理時間を
短く出来ることが望ましい。
ッチ解読装置としては１サイクルで処理出来処理時間を
短く出来ることが望ましい。
第５図は従来例の命令フェッチ解読装置のブロック図、
第６図は従来例の通常の命令及びイミディエイトデータ
ロード命令のビット構成図、第７図は第５図の場合のタ
イムチャートである。
第６図は従来例の通常の命令及びイミディエイトデータ
ロード命令のビット構成図、第７図は第５図の場合のタ
イムチャートである。
第５図に示す命令フェッチ解読装置のＲＯＭ３°に記憶
されている、通常の命令の構成は、第６図（Ａ）に示す
如（、例えば、３２ビツト１ワードで、例えば８ビツト
の命令識別用領域。
されている、通常の命令の構成は、第６図（Ａ）に示す
如（、例えば、３２ビツト１ワードで、例えば８ビツト
の命令識別用領域。
夫々１２ビツトのパラメータ指定領域よりなっており、
イミディエイトデータロード命令は、（Ｂ）に示す如く
、ロード命令を書き込む８ビツトの命令識別用領域及び
２４ビツトのイミディエイトデータ領域よりなっている
。
イミディエイトデータロード命令は、（Ｂ）に示す如く
、ロード命令を書き込む８ビツトの命令識別用領域及び
２４ビツトのイミディエイトデータ領域よりなっている
。
この場合、例えばイミディエイトデータが２４ビツト以
上になると、第６図（Ｃ） （Ｄ．）に示す如く、ロ
ード命令を書き込む８ビツトの命令識別用領域と２４ビ
ツトのイミディエイトデータ領域。
上になると、第６図（Ｃ） （Ｄ．）に示す如く、ロ
ード命令を書き込む８ビツトの命令識別用領域と２４ビ
ツトのイミディエイトデータ領域。
８ビツトのイミディエイトデータ領域よりなる２ワード
構成としている。
構成としている。
尚命令識別用領域が長くなり、イミディエイトデータ領
域が２４ビツトの場合も２ワード構成とする。
域が２４ビツトの場合も２ワード構成とする。
第５図に示す命令フェッチ解読装置は、ｐｃ１′よりζ
値を１ずつ増加したアドレスをＲＯＭ３′に入力し、Ｒ
ＯＭＢ’ に書き込まれている命令を読み出し、第７図
（Ｂ）に示す如く、ＩＨ４”に順次記憶させる。
値を１ずつ増加したアドレスをＲＯＭ３′に入力し、Ｒ
ＯＭＢ’ に書き込まれている命令を読み出し、第７図
（Ｂ）に示す如く、ＩＨ４”に順次記憶させる。
そして、ＴＲ４”に記憶された内容は命令解読部７”に
送られ、プリデコードされ又次のマシンサイクルで第７
図（Ｃ）に示す如＜ＴＲ８に記憶され命令解読部７”に
送られ、解読され実行される。
送られ、プリデコードされ又次のマシンサイクルで第７
図（Ｃ）に示す如＜ＴＲ８に記憶され命令解読部７”に
送られ、解読され実行される。
ＴＲ８に記憶された内容がイミデイエイトデータロード
命令であると、バッファ９を活性化して第７図（Ｄ）に
示す如くイミデイエイトデータをバスｌＯに送出する。
命令であると、バッファ９を活性化して第７図（Ｄ）に
示す如くイミデイエイトデータをバスｌＯに送出する。
この時イミディエイトデークロード命令が２ワードにな
っていると、イミデイエイトデータは第７図（Ｄ）に示
す如く２マシンサイクルでバス１０に送出する。
っていると、イミデイエイトデータは第７図（Ｄ）に示
す如く２マシンサイクルでバス１０に送出する。
上記説明の如く、従来の命令フェッチ解読装置では、イ
ミディエイトデータとか命令が長くなり２ワード構成と
なると、イミデイエイトデータをバスに送出するのは２
マシンサイクルとなり、イミディエイトデータロード命
令の処理時間が長くなる問題点がある。
ミディエイトデータとか命令が長くなり２ワード構成と
なると、イミデイエイトデータをバスに送出するのは２
マシンサイクルとなり、イミディエイトデータロード命
令の処理時間が長くなる問題点がある。
本発明は、イミデイエイトデータとか命令が長くなり２
ワード構成となってもイミデイエイトデータをバスに送
出するのは、ロード命令解読と同じマシンサイクルで出
来る命令フェッチ解読装置の提供を目的としている。
ワード構成となってもイミデイエイトデータをバスに送
出するのは、ロード命令解読と同じマシンサイクルで出
来る命令フェッチ解読装置の提供を目的としている。
〔課題を解決するための手段］
第１図は本発明の原理ブロック図である。
第１図に示す如く、通常は値を順次１ずつ増加し、命令
解読部７より制御信号が入力した時は値を２増加したア
ドレスを出力するＰｃｔと、該ＰＣＩの出力に１を加え
たアドレスを出力する加算器２と、 １ワードの命令及び、イミデイエイトデータロード命令
の場合は、命令を書き込む１ワードと、イミディエイト
データを書き込む次の１ワードの２ワード構成とした命
令を格納しており、該Ｐ ＣＩ及び該加算器２の出力の
アドレスが入力すると、該プログラムカウンク１のアド
レスの命令は第１のＴＲ４に記憶され、該加算器２のア
ドレスの命令は第２のＴＲ５に記憶されるデュアルポー
トＲＯＭ３と、 該第１のＴＲ４及び該第２のＴＲ５の記憶内容の内通常
は該第１のＴＲ４の記憶内容を選択し、該命令解読部７
より制御信号が入力した時は該第２のＴＲ５の記憶内容
を選択出力して第３のＴＲ８に記憶させると共に該命令
解読部７に入力させるセレクタ６と、 該セレクタ６の出力が入力するとプリデコードし、該第
３のＴＲ８の記憶内容が入力すると解読し、該第３のＴ
Ｒ８の記憶内容がイミディエイトデータロード命令の場
合は、制御信号を該Ｐｃｔ及び該セレクタ６に送ると共
に該第１のＴＲ４の記憶内容が入力しているバッファ９
に送り、該バッファ９を活性化して該第１のＴＲ４に記
憶しているイミディエイトデータをバス１０に送出させ
る該命令解読部７より構成する。
解読部７より制御信号が入力した時は値を２増加したア
ドレスを出力するＰｃｔと、該ＰＣＩの出力に１を加え
たアドレスを出力する加算器２と、 １ワードの命令及び、イミデイエイトデータロード命令
の場合は、命令を書き込む１ワードと、イミディエイト
データを書き込む次の１ワードの２ワード構成とした命
令を格納しており、該Ｐ ＣＩ及び該加算器２の出力の
アドレスが入力すると、該プログラムカウンク１のアド
レスの命令は第１のＴＲ４に記憶され、該加算器２のア
ドレスの命令は第２のＴＲ５に記憶されるデュアルポー
トＲＯＭ３と、 該第１のＴＲ４及び該第２のＴＲ５の記憶内容の内通常
は該第１のＴＲ４の記憶内容を選択し、該命令解読部７
より制御信号が入力した時は該第２のＴＲ５の記憶内容
を選択出力して第３のＴＲ８に記憶させると共に該命令
解読部７に入力させるセレクタ６と、 該セレクタ６の出力が入力するとプリデコードし、該第
３のＴＲ８の記憶内容が入力すると解読し、該第３のＴ
Ｒ８の記憶内容がイミディエイトデータロード命令の場
合は、制御信号を該Ｐｃｔ及び該セレクタ６に送ると共
に該第１のＴＲ４の記憶内容が入力しているバッファ９
に送り、該バッファ９を活性化して該第１のＴＲ４に記
憶しているイミディエイトデータをバス１０に送出させ
る該命令解読部７より構成する。
本発明では、イミディエイトデータロード命令のイミデ
ィエイトデータとか命令が長くなると命令はｌワードに
書込み、イミディエイトデータは次の１ワードに書込む
２ワード構成としてデュアルポートＲＯＭ３に書き込ん
でおく。
ィエイトデータとか命令が長くなると命令はｌワードに
書込み、イミディエイトデータは次の１ワードに書込む
２ワード構成としてデュアルポートＲＯＭ３に書き込ん
でおく。
そして、ＰＣＩよりのアドレス及び加算器２よりの値１
を加算したアドレスをＲＯＭ３に加え、ＰＣＩのアドレ
スの命令は、第１のＴＲ４に記憶し、加算器２のアドレ
スの命令は、第２のＴＲ５に記憶しておく。
を加算したアドレスをＲＯＭ３に加え、ＰＣＩのアドレ
スの命令は、第１のＴＲ４に記憶し、加算器２のアドレ
スの命令は、第２のＴＲ５に記憶しておく。
そして、通常はセレクタ６にて第１のＴＲ４の内容を選
択して命令解読部７に入力させてプリデコードさせ、又
第３のＴＲ８に記憶し、次のマシンサイクルにて命令解
読部７に入力させて命令を解読させる。
択して命令解読部７に入力させてプリデコードさせ、又
第３のＴＲ８に記憶し、次のマシンサイクルにて命令解
読部７に入力させて命令を解読させる。
第３のＴＲ８に記憶され解読された命令がイミディエイ
トデータロード命令であると、命令解読部７は制御信号
をＰＣＩ及びセレクタ６及びバッファ９に送り、バッフ
ァ９を活性化して、同じマシンサイクルにて第１のＴＲ
４に記憶しバッファ９に入力しているイミディエイトデ
ータをバス１０に送出させる。
トデータロード命令であると、命令解読部７は制御信号
をＰＣＩ及びセレクタ６及びバッファ９に送り、バッフ
ァ９を活性化して、同じマシンサイクルにて第１のＴＲ
４に記憶しバッファ９に入力しているイミディエイトデ
ータをバス１０に送出させる。
又ＰＣＩでは、制御信号が入力すると、通常より値が１
多い２増加したアドレスを出力してＲＯＭ３に入力する
と共に加算器２に入力し、更に１を加えたアドレスを出
力させてＲＯＭ３に入力し、該当の命令を読み出し、第
１．第２のＩＲ４，５に記憶させる。
多い２増加したアドレスを出力してＲＯＭ３に入力する
と共に加算器２に入力し、更に１を加えたアドレスを出
力させてＲＯＭ３に入力し、該当の命令を読み出し、第
１．第２のＩＲ４，５に記憶させる。
又セレクタ６では、制御信号が入力すると、第１のＩＲ
４の記憶内容よりも、１つ値の多いアドレスの命令を記
憶している第２のＩＲ５の記憶内容を選択して出力させ
、以後は第１のＩＲ４の記憶内容を選択して出力するよ
うにする。
４の記憶内容よりも、１つ値の多いアドレスの命令を記
憶している第２のＩＲ５の記憶内容を選択して出力させ
、以後は第１のＩＲ４の記憶内容を選択して出力するよ
うにする。
ここで第２のＩＲ５に記憶している内容を選択するのは
、例えばｎ番地の内容がイミデイエイトデータロード命
令で、（ｎ＋１）番地の内容がイミディエイトデータで
あるとすると、命令解読部７にはデータのみである（ｎ
＋１）番地の内容は入力せず、ｎ番地の次に（ｎ＋２）
番地の命令を入力させる為である。
、例えばｎ番地の内容がイミデイエイトデータロード命
令で、（ｎ＋１）番地の内容がイミディエイトデータで
あるとすると、命令解読部７にはデータのみである（ｎ
＋１）番地の内容は入力せず、ｎ番地の次に（ｎ＋２）
番地の命令を入力させる為である。
二のようにすれば、イミディエイトデータとか命令が長
くなってイミディエイトデータロード命令を２ワード構
成としても、イミディエイトデータロード命令を解読し
たのと同じマシンサイクルでイミディエイトデータをバ
スＩＯに出力することが出来、イミディエイトデータロ
ード命令の処理時間を短くすることが出来る。
くなってイミディエイトデータロード命令を２ワード構
成としても、イミディエイトデータロード命令を解読し
たのと同じマシンサイクルでイミディエイトデータをバ
スＩＯに出力することが出来、イミディエイトデータロ
ード命令の処理時間を短くすることが出来る。
第２図は本発明の実施例の命令フェッチ解読装置のブロ
ック図、第３図は第２図の場合のタイムチャート、第４
図は本発明の実施例のイミディエイトデータロード命令
のビット構成図である。
ック図、第３図は第２図の場合のタイムチャート、第４
図は本発明の実施例のイミディエイトデータロード命令
のビット構成図である。
本発明の場合、通常の命令の構成は従来と同じであり、
イミディエイトデータロード命令のビット構成は、第４
図（Ａ）（Ｂ）に示す如く、１ワードは命令用、次の１
ワードはイミディエイトデータ用の２ワード構成とし、
デュアルポートＲＯＭ３に書き込んでおく。
イミディエイトデータロード命令のビット構成は、第４
図（Ａ）（Ｂ）に示す如く、１ワードは命令用、次の１
ワードはイミディエイトデータ用の２ワード構成とし、
デュアルポートＲＯＭ３に書き込んでおく。
又命令用の１ワードは第４図（Ａ）に示す如く、命令識
別用ビット領域のみでは余分があるので、命令が増加し
、例えばレジスタ指定の命令を格納する領域を設けるこ
とも出来る。
別用ビット領域のみでは余分があるので、命令が増加し
、例えばレジスタ指定の命令を格納する領域を設けるこ
とも出来る。
イミディエイトデータ用の１ワードは第４図（Ｂ）に示
す如く３２ビツトまで収容出来る。
す如く３２ビツトまで収容出来る。
ＰＣＩは、第２図に示す如く、セレクタ１１゜カウンタ
１２．加算器１３よりなり、セレクタ１１は通常ＩＩ
Ｉ ＩＩの方を選択しており、命令解読部７より制御信
号が入力すると、“２′″の方を選択して加算器１３に
送り、カウンタ１２の出力と加算して又カウンタ１２に
入力するようになっている。
１２．加算器１３よりなり、セレクタ１１は通常ＩＩ
Ｉ ＩＩの方を選択しており、命令解読部７より制御信
号が入力すると、“２′″の方を選択して加算器１３に
送り、カウンタ１２の出力と加算して又カウンタ１２に
入力するようになっている。
従って、ＰＣＩの出力は第３図（Ａ）に示す如く、通常
は値が１ずつ増加したアドレスを出力しているが、制御
信号が入力すると２増加したアドレスを出力し、以後は
又値が１ずつ増加したアドレスを出力する。
は値が１ずつ増加したアドレスを出力しているが、制御
信号が入力すると２増加したアドレスを出力し、以後は
又値が１ずつ増加したアドレスを出力する。
第２図では、上記説明のＰＣＩのアドレス出力は、デュ
アルポートＲＯＭ３に入力すると共に加算器２に入力し
て又１が加算されたアドレスを出力させてデュアルポー
トＲＯＭ３に入力させる。
アルポートＲＯＭ３に入力すると共に加算器２に入力し
て又１が加算されたアドレスを出力させてデュアルポー
トＲＯＭ３に入力させる。
デュアルポートＲＯＭ３では、Ｐｃｔのアドレスの読み
出された出力は第３図（Ｂ）に示す如くＩＲ４に記憶さ
せ、又加算器２のアドレスの読み出された出力は第３図
（Ｃ）に示す如＜ ＩＲ５に記憶させる。
出された出力は第３図（Ｂ）に示す如くＩＲ４に記憶さ
せ、又加算器２のアドレスの読み出された出力は第３図
（Ｃ）に示す如＜ ＩＲ５に記憶させる。
セレクタ６にはＩＲ４及び５の記憶内容が入力しており
、通常はＩＲ４の記憶内容を選択して命令解読部７に入
力させてプリデコードさせ、又第３図（Ｄ）に示す如＜
ＩＲ８に入力記憶させ次のマシンサイクルで命令解読部
７に送り解読させる。
、通常はＩＲ４の記憶内容を選択して命令解読部７に入
力させてプリデコードさせ、又第３図（Ｄ）に示す如＜
ＩＲ８に入力記憶させ次のマシンサイクルで命令解読部
７に送り解読させる。
今ｎ番地の命令がイミディエイトデータロード命令で、
（ｎ＋１）番地の内容がイミデイエイトデータであると
すると、第３図に示す如く、ｎ番地の命令がＩＲ８に入
力して命令解読部７にて解読された時は、命令解読部７
は、第３図（Ｅ）に示す如き制御信号をバッファ９に送
り活性化して、この時ＩＲ４に入力記憶されている（ｎ
＋１）番地の内容のイミディエイトデータを第３図（Ｆ
）に示す如くバス１０に送信させる。
（ｎ＋１）番地の内容がイミデイエイトデータであると
すると、第３図に示す如く、ｎ番地の命令がＩＲ８に入
力して命令解読部７にて解読された時は、命令解読部７
は、第３図（Ｅ）に示す如き制御信号をバッファ９に送
り活性化して、この時ＩＲ４に入力記憶されている（ｎ
＋１）番地の内容のイミディエイトデータを第３図（Ｆ
）に示す如くバス１０に送信させる。
即ち、２ワード構成であるが、■マシンサイクルでイミ
ディエイトデータロード命令の処理を行うことが出来る
。
ディエイトデータロード命令の処理を行うことが出来る
。
尚、第３図（Ｅ）に示す制御信号は、ＰＣＩのセレクタ
１１に送り、値を２増加させ、以後のアドレス出力を第
３図（Ａ）に示す如く、（ｎ＋１）の次は（ｎ＋３）（
ｎ＋４） ・・とする。
１１に送り、値を２増加させ、以後のアドレス出力を第
３図（Ａ）に示す如く、（ｎ＋１）の次は（ｎ＋３）（
ｎ＋４） ・・とする。
するとＩＲ４に記憶される内容も第３図（Ｂ）に示す如
＜ （ｎ＋１）番地の次は（ｎ＋３）（ｎ＋４）・・番
地のものとなり、ＩＲ５に記憶される内容は第３図（Ｃ
）に示す如＜ （ｎ＋２）番地の次が（ｎ＋４）（ｎ＋
５） ・・・番地のものとなる。
＜ （ｎ＋１）番地の次は（ｎ＋３）（ｎ＋４）・・番
地のものとなり、ＩＲ５に記憶される内容は第３図（Ｃ
）に示す如＜ （ｎ＋２）番地の次が（ｎ＋４）（ｎ＋
５） ・・・番地のものとなる。
又第３図（Ｅ）に示す制御信号はセレクタ６にも送られ
、この時はセレクタ６はＩＲ５の内容を選択して命令解
読部７に入力すると共にＩＲ８に記憶させる。
、この時はセレクタ６はＩＲ５の内容を選択して命令解
読部７に入力すると共にＩＲ８に記憶させる。
従って、ＩＲ８の記憶内容は、ｎ番地の命令の次は（ｎ
＋２）番地の命令となり、データのみの（ｎ＋１）番地
のイミディエイトデータは命令解読部７に入力せず、（
ｎ＋２）番地の命令がイミディエイトデータロード命令
であっても続けて又１マシンサイクルでイミディエイト
データロード命令の処理が出来る。
＋２）番地の命令となり、データのみの（ｎ＋１）番地
のイミディエイトデータは命令解読部７に入力せず、（
ｎ＋２）番地の命令がイミディエイトデータロード命令
であっても続けて又１マシンサイクルでイミディエイト
データロード命令の処理が出来る。
即ち、イミディエイトデータロード命令を２ワード構成
としても、１マシンサイクルでイミディエイトデータロ
ード命令の処理を実行出来、命令とかイミディエイトデ
ータが長くなってもイミディエイトデータロード命令の
処理を短くすることが出来る。
としても、１マシンサイクルでイミディエイトデータロ
ード命令の処理を実行出来、命令とかイミディエイトデ
ータが長くなってもイミディエイトデータロード命令の
処理を短くすることが出来る。
以上詳細に説明せる如く本発明によれば、命令とかイミ
ディエイトデータが長くなり、イミディエイトデータロ
ード命令を２ワード構成としても、■マシンサイクルで
イミディエイトデークロード命令の処理を実行出来、処
理時間を短くすることが出来る効果がある。
ディエイトデータが長くなり、イミディエイトデータロ
ード命令を２ワード構成としても、■マシンサイクルで
イミディエイトデークロード命令の処理を実行出来、処
理時間を短くすることが出来る効果がある。
第１図は本発明の原理ブロック図、
第２図は本発明の実施例の命令フェッチ解読装置のブロ
ック図、 第３図は第２図の場合のタイムチャート、第４図は本発
明の実施例のイミディエイトデータロード命令のビット
構成図、 第５図は従来例の命令フェッチ解読装置のブロック図、 第６図は従来例の通常の命令及びイミディエイトデータ
ロード命令のビット構成図、 第７図は第５図の場合のタイムチャートである。 図において、 １．１゛はプログラムカウンタ、 ２．１３は加算器、 ３はデュアルポートＲＯＭ。 ３”はＲＯＭ、 ４．５，８．４’ は命令レジスタ、 ６．１１はセレクタ、 ７．７”は命令解読部、 ９はバッファ、 １０はバス、 １２はカウンタを示す。 寸 吻 α）
ック図、 第３図は第２図の場合のタイムチャート、第４図は本発
明の実施例のイミディエイトデータロード命令のビット
構成図、 第５図は従来例の命令フェッチ解読装置のブロック図、 第６図は従来例の通常の命令及びイミディエイトデータ
ロード命令のビット構成図、 第７図は第５図の場合のタイムチャートである。 図において、 １．１゛はプログラムカウンタ、 ２．１３は加算器、 ３はデュアルポートＲＯＭ。 ３”はＲＯＭ、 ４．５，８．４’ は命令レジスタ、 ６．１１はセレクタ、 ７．７”は命令解読部、 ９はバッファ、 １０はバス、 １２はカウンタを示す。 寸 吻 α）
Claims (1)
- 【特許請求の範囲】 通常は順次１ずつ値を増加し、命令解読部（７）より制
御信号が入力した時は２増加した値のアドレスを出力す
るプログラムカウンタ（１）と、該プログラムカウンタ
（１）の出力に１を加えたアドレスを出力する加算器（
２）と、 １ワードの命令及び、イミディエイトデータロード命令
の場合は命令を書き込む１ワードと、イミディエイトデ
ータを書き込む次の１ワードの２ワード構成とした命令
を格納しており、該プログラムカウンタ（１）及び該加
算器（２）の出力のアドレスが入力すると、該プログラ
ムカウンタ（１）のアドレスの命令は読み出され第１の
命令レジスタ（４）に記憶され、該加算器（２）のアド
レスの命令は読み出され第２の命令レジスタ（５）に記
憶されるデュアルポートＲＯＭ（３）と、 該第１の命令レジスタ（４）及び該第２の命令レジスタ
（５）の記憶内容の内通常は該第１の命令レジスタ（４
）の記憶内容を選択し、該命令解読部（７）より制御信
号が入力した時は該第２の命令レジスタ（５）の記憶内
容を選択出力して第３の命令レジスタ（８）に記憶させ
ると共に該命令解読部（７）に入力させるセレクタ（６
）と、該セレクタ（６）の出力が入力するとプリデコー
ドし、該第３の命令レジスタ（８）の記憶内容が入力す
ると解読し、該第３の命令レジスタ（８）の記憶内容が
イミディエイトデータロード命令の場合は、制御信号を
該プログラムカウンタ（１）及び該セレクタ（６）に送
ると共に該第１の命令レジスタ（４）の記憶内容が入力
しているバッファ（９）に送り、該バッファ（９）を活
性化して該第１の命令レジスタ（４）に記憶しているイ
ミディエイトデータをバス（１０）に送出させる該命令
解読部（７）よりなることを特徴とする命令フェッチ解
読装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1070079A JPH02249027A (ja) | 1989-03-22 | 1989-03-22 | 命令フェッチ解読装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1070079A JPH02249027A (ja) | 1989-03-22 | 1989-03-22 | 命令フェッチ解読装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02249027A true JPH02249027A (ja) | 1990-10-04 |
Family
ID=13421179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1070079A Pending JPH02249027A (ja) | 1989-03-22 | 1989-03-22 | 命令フェッチ解読装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02249027A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05265746A (ja) * | 1992-02-18 | 1993-10-15 | Nec Corp | マイクロプロセッサ |
| CN102207882A (zh) * | 2011-05-27 | 2011-10-05 | 杭州中天微系统有限公司 | 一种risc处理器应用程序编译中立即数的锚地址装载方法 |
-
1989
- 1989-03-22 JP JP1070079A patent/JPH02249027A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05265746A (ja) * | 1992-02-18 | 1993-10-15 | Nec Corp | マイクロプロセッサ |
| CN102207882A (zh) * | 2011-05-27 | 2011-10-05 | 杭州中天微系统有限公司 | 一种risc处理器应用程序编译中立即数的锚地址装载方法 |
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