JPH0635793A - デジタル信号処理回路 - Google Patents
デジタル信号処理回路Info
- Publication number
- JPH0635793A JPH0635793A JP19375292A JP19375292A JPH0635793A JP H0635793 A JPH0635793 A JP H0635793A JP 19375292 A JP19375292 A JP 19375292A JP 19375292 A JP19375292 A JP 19375292A JP H0635793 A JPH0635793 A JP H0635793A
- Authority
- JP
- Japan
- Prior art keywords
- order
- word
- ram
- signal
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】 フルワードのリード・ライトのみならず、ハ
ーフワードのライトを容易に実現するためのものであ
る。 【構成】 アドレスデコーダ１０により、アドレスデコ
ード信号１２を上位ＲＡＭセルアレイ１１、下位ＲＡＭ
セルアレイ１３に与えると共に、制御部１６より上位ラ
イト信号１７、下位ライト信号１８の各一方または両方
を与え、書き込み制御することにより、ハーフワードま
たはフルワードのリード・ライトを行なう。これによ
り、ハーフワードのライトが高速化できる。
ーフワードのライトを容易に実現するためのものであ
る。 【構成】 アドレスデコーダ１０により、アドレスデコ
ード信号１２を上位ＲＡＭセルアレイ１１、下位ＲＡＭ
セルアレイ１３に与えると共に、制御部１６より上位ラ
イト信号１７、下位ライト信号１８の各一方または両方
を与え、書き込み制御することにより、ハーフワードま
たはフルワードのリード・ライトを行なう。これによ
り、ハーフワードのライトが高速化できる。
Description
【０００１】
【産業上の利用分野】本発明は、特にプロセッサタイプ
のものにおいて、ハーフワードライトを実現するＲＡＭ
を内蔵するデジタル信号処理回路に関するものである。
のものにおいて、ハーフワードライトを実現するＲＡＭ
を内蔵するデジタル信号処理回路に関するものである。
【０００２】
【従来の技術】図２は、従来のデジタル信号処理回路に
おけるハーフワード・ライト回路の一例を示したもので
ある。１はＲＡＭ、２はバス、３はＡＬＵ、４はＡＬＵ
３の出力であるＡＬＵ出力信号、５はレジスタ、６はレ
ジスタ５の出力のレジスタ出力信号である。
おけるハーフワード・ライト回路の一例を示したもので
ある。１はＲＡＭ、２はバス、３はＡＬＵ、４はＡＬＵ
３の出力であるＡＬＵ出力信号、５はレジスタ、６はレ
ジスタ５の出力のレジスタ出力信号である。
【０００３】以上のように構成されたハーフワード・ラ
イト回路の動作について説明する。まず、ライトすべき
データをレジスタ５に入力する。次に、上位ワードをラ
イトするのであれば、上位のみ“１”が立つデータとレ
ジスタ出力信号６との論理積をＡＬＵ３で実行する。論
理積を実行した結果を一度レジスタ５に格納する。次に
ＲＡＭ１よりライトすべきアドレスのデータと下位のみ
“１”が立つデータとの論理積をとり、その出力データ
と上位データとの論理和をＡＬＵ３により実行し、その
出力データであるＡＬＵ出力信号４をレジスタ５を経由
して、バス２を通り、ＲＡＭ１にライトする。以上のよ
うに、ＡＬＵ３を使用しながら論理積そして論理和演算
を実行しつつ全体を数ステップのソフトウェアで実現し
ている。
イト回路の動作について説明する。まず、ライトすべき
データをレジスタ５に入力する。次に、上位ワードをラ
イトするのであれば、上位のみ“１”が立つデータとレ
ジスタ出力信号６との論理積をＡＬＵ３で実行する。論
理積を実行した結果を一度レジスタ５に格納する。次に
ＲＡＭ１よりライトすべきアドレスのデータと下位のみ
“１”が立つデータとの論理積をとり、その出力データ
と上位データとの論理和をＡＬＵ３により実行し、その
出力データであるＡＬＵ出力信号４をレジスタ５を経由
して、バス２を通り、ＲＡＭ１にライトする。以上のよ
うに、ＡＬＵ３を使用しながら論理積そして論理和演算
を実行しつつ全体を数ステップのソフトウェアで実現し
ている。
【０００４】
【発明が解決しようとする課題】しかしながら、ソフト
ウェアで実現するのは、はなはだサイクル数を必要と
し、実時間処理が重要視されるデジタル信号処理におい
ては問題となる。またハーフワードをライトするために
ＡＬＵ３をサイクル使用し、さらにレジスタ５は２つ以
上必要となるなど、限られたハード資源を有効に利用す
ることができず、チップサイズの増大、ひいては価格の
上昇を招くというデメリットがある。本発明はこのよう
な問題に対して、ハーフワードをライトすることができ
るＲＡＭを内蔵することにより、ステップ数を減らし、
少ないハードウェアで実現できるデジタル信号処理回路
を提供することを目的とする。
ウェアで実現するのは、はなはだサイクル数を必要と
し、実時間処理が重要視されるデジタル信号処理におい
ては問題となる。またハーフワードをライトするために
ＡＬＵ３をサイクル使用し、さらにレジスタ５は２つ以
上必要となるなど、限られたハード資源を有効に利用す
ることができず、チップサイズの増大、ひいては価格の
上昇を招くというデメリットがある。本発明はこのよう
な問題に対して、ハーフワードをライトすることができ
るＲＡＭを内蔵することにより、ステップ数を減らし、
少ないハードウェアで実現できるデジタル信号処理回路
を提供することを目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明のデジタル信号処理回路は、ワードを上位ワ
ードと下位ワードに分け、前記上位ワードを記憶する上
位ＲＡＭと、前記下位ワードを記憶する下位ＲＡＭとア
ドレスをデコードして、前記上位ＲＡＭと前記下位ＲＡ
Ｍにアドレスデコード信号を与えるアドレスデコーダ
と、前記上位ワード、前記下位ワードの書き込みを制御
する制御部とを備えた構成である。
に、本発明のデジタル信号処理回路は、ワードを上位ワ
ードと下位ワードに分け、前記上位ワードを記憶する上
位ＲＡＭと、前記下位ワードを記憶する下位ＲＡＭとア
ドレスをデコードして、前記上位ＲＡＭと前記下位ＲＡ
Ｍにアドレスデコード信号を与えるアドレスデコーダ
と、前記上位ワード、前記下位ワードの書き込みを制御
する制御部とを備えた構成である。
【０００６】
【作用】本発明によれば、制御部により上位ワード、下
位ワードの書き込みを個別に制御できるため、ハーフワ
ード書き込み処理の高速化が図れる。
位ワードの書き込みを個別に制御できるため、ハーフワ
ード書き込み処理の高速化が図れる。
【０００７】
【実施例】図１は本発明の一実施例におけるデジタル信
号処理回路の構成図を示すものである。図１において、
１０はアドレスデコーダ、１１は上位ＲＡＭセルアレ
イ、１２はアドレスデコード信号、１３は下位ＲＡＭセ
ルアレイ、１４は上位ＲＡＭセルデータ信号、１５は下
位ＲＡＭセルデータ信号、１６は制御部、１７は上位ラ
イト信号、１８は下位ライト信号、１９は上位マルチプ
レクサ、２０は下位マルチプレクサ、２１は上位データ
信号、２２は下位データ信号、２３は上位バスデータ、
２４は下位バスデータである。
号処理回路の構成図を示すものである。図１において、
１０はアドレスデコーダ、１１は上位ＲＡＭセルアレ
イ、１２はアドレスデコード信号、１３は下位ＲＡＭセ
ルアレイ、１４は上位ＲＡＭセルデータ信号、１５は下
位ＲＡＭセルデータ信号、１６は制御部、１７は上位ラ
イト信号、１８は下位ライト信号、１９は上位マルチプ
レクサ、２０は下位マルチプレクサ、２１は上位データ
信号、２２は下位データ信号、２３は上位バスデータ、
２４は下位バスデータである。
【０００８】以上のように構成されたデジタル信号処理
回路について、以下、その動作を説明する。
回路について、以下、その動作を説明する。
【０００９】通常使用時においては、アドレスデコーダ
１０により、アドレスをデコードして上位ＲＡＭセルア
レイ１１および下位ＲＡＭセルアレイ１３にアドレスデ
コード信号１２を与えると共に、制御部１６より、上位
ライト信号１７および下位ライト信号１８を同時に出力
する。上位ライト信号１７、下位ライト信号１８を受け
取った上位マルチプレクサ１９、下位マルチプレクサ２
０はそれぞれ上位バスデータ２３、下位バスデータ２４
の値を上位ＲＡＭセルデータ信号１４、下位ＲＡＭセル
データ信号１５として、上位ＲＡＭセルアレイ１１、下
位ＲＡＭセルアレイ１３の指定されたアドレスのセルに
フルワードのリード・ライトを実行する。
１０により、アドレスをデコードして上位ＲＡＭセルア
レイ１１および下位ＲＡＭセルアレイ１３にアドレスデ
コード信号１２を与えると共に、制御部１６より、上位
ライト信号１７および下位ライト信号１８を同時に出力
する。上位ライト信号１７、下位ライト信号１８を受け
取った上位マルチプレクサ１９、下位マルチプレクサ２
０はそれぞれ上位バスデータ２３、下位バスデータ２４
の値を上位ＲＡＭセルデータ信号１４、下位ＲＡＭセル
データ信号１５として、上位ＲＡＭセルアレイ１１、下
位ＲＡＭセルアレイ１３の指定されたアドレスのセルに
フルワードのリード・ライトを実行する。
【００１０】また、上位ワードへのライトをする時の動
作は、以下のようになる。まず、アドレスデコーダ１０
により、アドレスをデコードして、上位ＲＡＭセルアレ
イ１１および下位ＲＡＭセルアレイ１３にアドレスデコ
ード信号１２を与える。次に制御部１６より、上位ライ
ト信号１７のみを出力し、下位ライト信号１８は出力し
ない。上位ライト信号１７を受け取った上位マルチプレ
クサ１９は上位バイデータ２３の値を上位ＲＡＭセルデ
ータ信号１４として上位ＲＡＭセルアレイ１１の指定さ
れたアドレスのセルにライトする。
作は、以下のようになる。まず、アドレスデコーダ１０
により、アドレスをデコードして、上位ＲＡＭセルアレ
イ１１および下位ＲＡＭセルアレイ１３にアドレスデコ
ード信号１２を与える。次に制御部１６より、上位ライ
ト信号１７のみを出力し、下位ライト信号１８は出力し
ない。上位ライト信号１７を受け取った上位マルチプレ
クサ１９は上位バイデータ２３の値を上位ＲＡＭセルデ
ータ信号１４として上位ＲＡＭセルアレイ１１の指定さ
れたアドレスのセルにライトする。
【００１１】
【発明の効果】本発明によれば、わずか１ステップでハ
ーフワードのライトが実行できるため、処理の高速化が
図れる。また、わずかなハードウェアの増加にとどまる
ため、チップサイズの削減になり、ひいてはコストの低
下を実現できる。さらに、長語長のＲＡＭを内蔵するこ
との多いデジタル信号処理回路においては、メモリの有
効利用を図ることも可能となり、その実用的効果は非常
に大である。
ーフワードのライトが実行できるため、処理の高速化が
図れる。また、わずかなハードウェアの増加にとどまる
ため、チップサイズの削減になり、ひいてはコストの低
下を実現できる。さらに、長語長のＲＡＭを内蔵するこ
との多いデジタル信号処理回路においては、メモリの有
効利用を図ることも可能となり、その実用的効果は非常
に大である。
【図１】本発明の一実施例におけるデジタル信号処理回
路の構成図
路の構成図
【図２】従来のデジタル信号処理回路の構成図
１ ＲＡＭ ２ バス ３ ＡＬＵ ４ ＡＬＵ出力信号 ５ レジスタ ６ レジスタ出力信号 １０ アドレスデコーダ １１ 上位ＲＡＭセルアレイ １２ アドレスデコード信号 １３ 下位ＲＡＭセルアレイ １４ 上位ＲＡＭセルデータ信号 １５ 下位ＲＡＭセルデータ信号 １６ 制御部 １７ 上位ライト信号 １８ 下位ライト信号 １９ 上位マルチプレクサ ２０ 下位マルチプレクサ ２１ 上位データ信号 ２２ 下位データ信号 ２３ 上位バスデータ ２４ 下位バスデータ
Claims (1)
- 【請求項１】ワードを上位ワードと下位ワードに分け、
前記上位ワードを記憶する上位ＲＡＭと、前記下位ワー
ドを記憶する下位ＲＡＭと、アドレスをデコードして、
前記上位ＲＡＭと前記下位ＲＡＭにアドレスデコード信
号を与えるアドレスデコーダと、前記上位ワード、前記
下位ワードの書き込みを制御する制御部とを備えたデジ
タル信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19375292A JPH0635793A (ja) | 1992-07-21 | 1992-07-21 | デジタル信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19375292A JPH0635793A (ja) | 1992-07-21 | 1992-07-21 | デジタル信号処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0635793A true JPH0635793A (ja) | 1994-02-10 |
Family
ID=16313227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19375292A Pending JPH0635793A (ja) | 1992-07-21 | 1992-07-21 | デジタル信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0635793A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62197984A (ja) * | 1986-02-26 | 1987-09-01 | Hitachi Vlsi Eng Corp | 半導体記憶装置 |
-
1992
- 1992-07-21 JP JP19375292A patent/JPH0635793A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62197984A (ja) * | 1986-02-26 | 1987-09-01 | Hitachi Vlsi Eng Corp | 半導体記憶装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS61170828A (ja) | マイクロプログラム制御装置 | |
| JP2773471B2 (ja) | 情報処理装置 | |
| JPH0635793A (ja) | デジタル信号処理回路 | |
| JPH11259417A (ja) | バスアクセス方式およびバスアクセス制御装置 | |
| US5910919A (en) | Circuits, systems and methods for modifying data stored in a memory using logic operations | |
| JPH0795269B2 (ja) | 命令コードのデコード装置 | |
| KR960016401B1 (ko) | 레지스터 페이지 포인터를 이용한 레지스터 페이지간의 페이지 선택회로 | |
| US20210303215A1 (en) | Memory controller, memory, and related memory system | |
| KR0153537B1 (ko) | 메모리 번지 데이타를 선행 선택하는 신호처리 구조 | |
| JP2604319Y2 (ja) | マイクロコンピュータ | |
| KR100207651B1 (ko) | 메모리 엑세스 장치 | |
| JPH02249027A (ja) | 命令フェッチ解読装置 | |
| JP2589493B2 (ja) | 半導体集積回路装置 | |
| JPH02153444A (ja) | メモリ制御回路 | |
| JPH02224041A (ja) | キャッシュメモリ制御回路 | |
| JPH0745088A (ja) | Ｐｒｏｍアクセス回路 | |
| JPH02116077A (ja) | 論理合成機能付メモリ | |
| JPS6329295B2 (ja) | ||
| JPH0528751A (ja) | 半導体記憶装置 | |
| JPH02159623A (ja) | マイクロコンピュータ | |
| JPH0269843A (ja) | マイクロコンピュータ | |
| JPH05257798A (ja) | メモリー制御回路 | |
| JPH0690680B2 (ja) | 情報処理装置 | |
| JPH0334190A (ja) | 半導体記憶装置 | |
| JPH07105171A (ja) | データ処理装置 |