JPS63262744A - 直接メモリ制御方式 - Google Patents
直接メモリ制御方式Info
- Publication number
- JPS63262744A JPS63262744A JP9771287A JP9771287A JPS63262744A JP S63262744 A JPS63262744 A JP S63262744A JP 9771287 A JP9771287 A JP 9771287A JP 9771287 A JP9771287 A JP 9771287A JP S63262744 A JPS63262744 A JP S63262744A
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- JP
- Japan
- Prior art keywords
- instruction
- control signal
- instruction code
- register
- input
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- Pending
Links
- 238000000034 method Methods 0.000 claims description 9
- 238000011022 operating instruction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 238000004364 calculation method Methods 0.000 description 3
- 238000013500 data storage Methods 0.000 description 2
- 101150065817 ROM2 gene Proteins 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ディジタル・シグナル・プロセッサ内部の記憶回路を外
部より直接制御する直接メモリ制御方式を、小規模な回
路にて可能とする為に、特に直接メモリ制御用命令デコ
ーダを設けず、外部より直接メモリ制御信号が入力した
時、該記憶回路の制御信号の命令コードを出力する命令
コードエンコーダを設け、この命令コードを命令デコー
ダに入力し該記憶回路の制御信号を出力させ、この制御
信号を通常動作信号の間に挿入し、バスを介して外部よ
り直接該記憶回路にデータの書込み又は読み出しを可能
としたものである。
部より直接制御する直接メモリ制御方式を、小規模な回
路にて可能とする為に、特に直接メモリ制御用命令デコ
ーダを設けず、外部より直接メモリ制御信号が入力した
時、該記憶回路の制御信号の命令コードを出力する命令
コードエンコーダを設け、この命令コードを命令デコー
ダに入力し該記憶回路の制御信号を出力させ、この制御
信号を通常動作信号の間に挿入し、バスを介して外部よ
り直接該記憶回路にデータの書込み又は読み出しを可能
としたものである。
本発明は、ディジタル・シグナル・プロセ・７す（以下
ＤＳＰと称す）内部のＲＡＭ又はレジスタ等の記憶回路
に、外部より直接データの書込み又は読み出しを行う直
接メモリ制御方式の改良に関する。
ＤＳＰと称す）内部のＲＡＭ又はレジスタ等の記憶回路
に、外部より直接データの書込み又は読み出しを行う直
接メモリ制御方式の改良に関する。
一般的なりＳＰ −ＬＳ Ｉは第４図に示す如き構成と
なっている。
なっている。
即ち、プロセッサを構成するプログラム実行処理部２０
と計算部２２、データ蓄積部２１、入出力回路９、バス
８よりなっており、バス８には、外部とのデータのやり
とりが出来る拡張メモリポート１２がある。
と計算部２２、データ蓄積部２１、入出力回路９、バス
８よりなっており、バス８には、外部とのデータのやり
とりが出来る拡張メモリポート１２がある。
プログラム実行処理部２０は、ＲＯＭ２のプログラムを
読み出す為のプログラムカウンタ１及び、読み出された
プログラムの命令コードを記憶する命令レジスタ３，６
及び、この命令コードを例えばＲＡＭｌ０又はレジスタ
１１にデータを書き込んだり読み出したりする制御信号
に変換する命令デコーダ７及びバス８に信号を送る為の
スリーステートバッファ１３よりなっている。
読み出す為のプログラムカウンタ１及び、読み出された
プログラムの命令コードを記憶する命令レジスタ３，６
及び、この命令コードを例えばＲＡＭｌ０又はレジスタ
１１にデータを書き込んだり読み出したりする制御信号
に変換する命令デコーダ７及びバス８に信号を送る為の
スリーステートバッファ１３よりなっている。
計算部２２には、入力するデータを記憶したり又演算結
果を記憶するレジスタ１１があり、データ蓄積部２１に
はデータを蓄積するＲＡＭｌ０゜バス８にデータを送る
為のスリーステートバッファ１４を持っている。
果を記憶するレジスタ１１があり、データ蓄積部２１に
はデータを蓄積するＲＡＭｌ０゜バス８にデータを送る
為のスリーステートバッファ１４を持っている。
複雑なアルゴリズムを持つ信号処理を、１チツプでプロ
グラムに従って実行する上記説明のＤＳＰが、音声の実
時間処理に使用されるようになってきている。
グラムに従って実行する上記説明のＤＳＰが、音声の実
時間処理に使用されるようになってきている。
このような場合、ＤＳＰの高機能化（命令セントが複雑
）、アルゴリズムの複雑化（処理ステップが長くなる）
等によってＤＳＰプログラムのデバソク工数が大きくな
ってきている。
）、アルゴリズムの複雑化（処理ステップが長くなる）
等によってＤＳＰプログラムのデバソク工数が大きくな
ってきている。
デハ゛ツク工数を減じようとすると、デパック中に動イ
金を確かめる為にＲＡＭｌ０の内容とかレジスタ１１の
内容を確かめたい場合が生ずる。
金を確かめる為にＲＡＭｌ０の内容とかレジスタ１１の
内容を確かめたい場合が生ずる。
この時は、データを直接ＲＡＭｌ０又はレジスタ１１に
送って演算させて結果を直接読み出す等の要求となる。
送って演算させて結果を直接読み出す等の要求となる。
即ち、直接メモリ制御の要求が生ずるが、この直接メモ
リ制御を行うには小規模な回路で実現出来ることが望ま
しい。
リ制御を行うには小規模な回路で実現出来ることが望ま
しい。
以下従来例を図を用いて説明する。
第５図は従来例の直接メモリ制御方式のブロック図であ
る。
る。
従来外部より直接データを、バス８に接続されている拡
張メモリポート１２よりＲＡＭｌ０又はレジスタ１１に
記憶させたり読み出す為には、直接ＲＡＭ制御信号又は
直接レジスタ制御信号が入力すると、これを夫々の内部
用制御信号に変換して出力する直接制御回路１５及び、
この夫々の内部用制御信号に対応したＲＡＭ、 レジ
スタの制御信号を持つ直接メモリ制御用命令デコーダ１
６及び、通常は命令デコーダ７の方を選択し直接制御を
行う時は該直接制御回路１５の制御により直接メモリ制
御用命令デコーダ１６の方を選択するセレクタ１７を設
ける。
張メモリポート１２よりＲＡＭｌ０又はレジスタ１１に
記憶させたり読み出す為には、直接ＲＡＭ制御信号又は
直接レジスタ制御信号が入力すると、これを夫々の内部
用制御信号に変換して出力する直接制御回路１５及び、
この夫々の内部用制御信号に対応したＲＡＭ、 レジ
スタの制御信号を持つ直接メモリ制御用命令デコーダ１
６及び、通常は命令デコーダ７の方を選択し直接制御を
行う時は該直接制御回路１５の制御により直接メモリ制
御用命令デコーダ１６の方を選択するセレクタ１７を設
ける。
そうしておいて、例えば外部より直接ＲＡＭ制御信号が
直接制御回路１５に入力すると、直接制御回路１５はプ
ログラムカウタ１及び命令レジスタ３，６に信号を送り
動作を止め、又該直接ＲＡＭ制御信号に対応した内部の
制御信号を該直接メモリ制御用命令デコーダ１６に送り
、ＲＡＭ制御信号を出力させると共にセレクタ１７を制
御して入出力回路９に送り、拡張メモリポート１２より
のデータをＲＡＭｌ０に書き込んだり又は読み出したり
出来るようにして、ＲＡＭｌ０とかレジスタ１１を外部
より直接制御出来るようにしている。
直接制御回路１５に入力すると、直接制御回路１５はプ
ログラムカウタ１及び命令レジスタ３，６に信号を送り
動作を止め、又該直接ＲＡＭ制御信号に対応した内部の
制御信号を該直接メモリ制御用命令デコーダ１６に送り
、ＲＡＭ制御信号を出力させると共にセレクタ１７を制
御して入出力回路９に送り、拡張メモリポート１２より
のデータをＲＡＭｌ０に書き込んだり又は読み出したり
出来るようにして、ＲＡＭｌ０とかレジスタ１１を外部
より直接制御出来るようにしている。
しかしながら、従来の方式では、ＲＡＭｌ０又はレジス
タ１１の制御信号を発し入出力回路９に送る回路規模の
大きな直接メモリ制御用命令デコーダ１６が必要で回路
規模が大きくなる問題点がある。
タ１１の制御信号を発し入出力回路９に送る回路規模の
大きな直接メモリ制御用命令デコーダ１６が必要で回路
規模が大きくなる問題点がある。
〔問題点を解決するための手段］
第１図は本発明の原理ブロック図である。
ディジタル・シグナル・プロセッサ内部の記憶回路３０
を外部より直接制御するに際し、外部より直接メモリ制
御信号が入力するとこれに対応する該記憶回路３０の制
御信号の命令コードを出力する命令コードエンコーダ４
及び、ＲＯＭ２よりの命令コードを人力し出力する第１
の命令レジスタ３よりの命令コード又は該命令コードエ
ンコーダ４よりの命令コードを選択するセレクタ５を設
ける。
を外部より直接制御するに際し、外部より直接メモリ制
御信号が入力するとこれに対応する該記憶回路３０の制
御信号の命令コードを出力する命令コードエンコーダ４
及び、ＲＯＭ２よりの命令コードを人力し出力する第１
の命令レジスタ３よりの命令コード又は該命令コードエ
ンコーダ４よりの命令コードを選択するセレクタ５を設
ける。
そうしておいて、外部より直接メモリ制御信号が該命令
コードエンコーダ４に入力すると、プログラムカウンタ
１．該第１の命令レジスタ３の動作を止め、該セレクタ
５にて該命令コードエンコーダ４よりの命令コードを選
択させて第２の命令レジスタ６に一旦記憶させ命令デコ
ーダ７に入力させて該記憶回路３０の制御信号を出力さ
せ、入出力回路９に入力させることで、バス８を用いて
外部より直接制御回路３０にデータの書込み又は読み出
しを可能としている。
コードエンコーダ４に入力すると、プログラムカウンタ
１．該第１の命令レジスタ３の動作を止め、該セレクタ
５にて該命令コードエンコーダ４よりの命令コードを選
択させて第２の命令レジスタ６に一旦記憶させ命令デコ
ーダ７に入力させて該記憶回路３０の制御信号を出力さ
せ、入出力回路９に入力させることで、バス８を用いて
外部より直接制御回路３０にデータの書込み又は読み出
しを可能としている。
本発明によれば、外部より直接メモリ制御信号が該命令
コードエンコーダ４に入力すると、プログラムカウンタ
１．該第１の命令レジスタ３の動作を止め、この直接メ
モリ制御信号に対応したメモリ制御信号の命令コードを
出力し、セレクタ５を介して命令デコー゛ダ７に入力し
てメモリ制御信号を出力させ入出力回路９に入力させる
。
コードエンコーダ４に入力すると、プログラムカウンタ
１．該第１の命令レジスタ３の動作を止め、この直接メ
モリ制御信号に対応したメモリ制御信号の命令コードを
出力し、セレクタ５を介して命令デコー゛ダ７に入力し
てメモリ制御信号を出力させ入出力回路９に入力させる
。
これにより外部よりのデータはバス８を介して記憶回路
３０にデータの書込み又は読み出しをすることが出来る
。
３０にデータの書込み又は読み出しをすることが出来る
。
即ち、特に、直接メモリ制御用命令デコーダを設けず、
メモリ制御信号の命令コードを、通常の動作命令コード
の間に挿入して命令デコーダ７に送り、命令デコーダ７
が通常の動作の為に持っているメモリ制御信号を出力さ
せ、外部よりの直接メモリ制御が出来るようにしている
。
メモリ制御信号の命令コードを、通常の動作命令コード
の間に挿入して命令デコーダ７に送り、命令デコーダ７
が通常の動作の為に持っているメモリ制御信号を出力さ
せ、外部よりの直接メモリ制御が出来るようにしている
。
従って、回路規模の小さい直接メモリ制御方式％式％
以下本発明の１実施例に付き図に従って説明する。
第２図は本発明の実施例の直接メモリ制御方式のブロッ
ク図、第３図は第２図の場合で直接メモリ制御の場合の
タイムチャートである。
ク図、第３図は第２図の場合で直接メモリ制御の場合の
タイムチャートである。
第２図で第５図の場合と異なる点は、第５図の直接制御
回路１５及び直接メモリ制御用命令デコーダ１６及びセ
レクタ１７を除き、命令コードエンコーダ４．セレクタ
５を設けた点である。
回路１５及び直接メモリ制御用命令デコーダ１６及びセ
レクタ１７を除き、命令コードエンコーダ４．セレクタ
５を設けた点である。
この異なる点を中心にして以下説明する。
通常は、第３図（Ａ）に示す如くプログラムカウンタ１
よりｎ、ｎ＋１．ｎ＋２．ｎ＋３．ｎ＋４、・・・のカ
ウント値が順次出力され、ＲＯＭ２よりは、この値に対
応したアドレスの命令コードが出力され命令レジスタ３
に、第３図（Ｂ）に示す如く記憶され、セレクタ５を介
して一部は命令デコーダ７に入力し又第３図（Ｄ）に示
す如く命令レジスタ６に記憶され、命令デコーダ７に入
力し、この命令コードに対応した制御信号が出力され処
理が行われる。
よりｎ、ｎ＋１．ｎ＋２．ｎ＋３．ｎ＋４、・・・のカ
ウント値が順次出力され、ＲＯＭ２よりは、この値に対
応したアドレスの命令コードが出力され命令レジスタ３
に、第３図（Ｂ）に示す如く記憶され、セレクタ５を介
して一部は命令デコーダ７に入力し又第３図（Ｄ）に示
す如く命令レジスタ６に記憶され、命令デコーダ７に入
力し、この命令コードに対応した制御信号が出力され処
理が行われる。
外部より直接ＲＡＭ制御信号又は直接レジスタ制御信号
が命令コードエンコーダ４に入力すると、信号を発して
プログラムカウンタ１及び命令レジスタ３の動作を止め
、セレクタ５を命令コードエンコーダ４側を選択するよ
うにし、直接ＲＡＭ制御信号又は直接レジスタ制御信号
に対応した命令コードを出力する。
が命令コードエンコーダ４に入力すると、信号を発して
プログラムカウンタ１及び命令レジスタ３の動作を止め
、セレクタ５を命令コードエンコーダ４側を選択するよ
うにし、直接ＲＡＭ制御信号又は直接レジスタ制御信号
に対応した命令コードを出力する。
この命令コードは、第３図（Ｃ）（Ｄ）に示す（ＤＭＡ
）のタイミングでセレクタ５を通り命令レジスタ６に記
憶され命令デコーダ７に送られ、ここで、夫々対応の制
御信号に復号化され入出力回路９に送られる。
）のタイミングでセレクタ５を通り命令レジスタ６に記
憶され命令デコーダ７に送られ、ここで、夫々対応の制
御信号に復号化され入出力回路９に送られる。
入出力回路９では、このＲＡＭｌ０の制御信号またはレ
ジスタ１１の制御信号により、拡張メモリポート１２よ
りのデータをバス８経出でＲＡＭ１０又はレジスタ１１
に直接書込んだり、ＲＡＭ１０又はレジスタ１１のデー
タを直接取り出すことが出来る。
ジスタ１１の制御信号により、拡張メモリポート１２よ
りのデータをバス８経出でＲＡＭ１０又はレジスタ１１
に直接書込んだり、ＲＡＭ１０又はレジスタ１１のデー
タを直接取り出すことが出来る。
即ち、命令デコーダ７の持っている通常のＲＡＭｌ０又
はレジスタ１１の制御信号を用い、ＲＡＭ１０又はレジ
スタ１１を直接外部より制御出来るようになるので、第
５図に示す直接メモリ制御用命令デコーダ１６を設ける
必要がなくなるので、回路規模の小さい直接メモリ制御
方式を提供出来る。
はレジスタ１１の制御信号を用い、ＲＡＭ１０又はレジ
スタ１１を直接外部より制御出来るようになるので、第
５図に示す直接メモリ制御用命令デコーダ１６を設ける
必要がなくなるので、回路規模の小さい直接メモリ制御
方式を提供出来る。
、〔発明の効果〕
以上詳細に説明せる如く本発明によれば、命令デコーダ
７の持っている通常のＲＡＭｌ０又はレジスタ１１の制
御信号を用い、ＲＡＭｌ０又はレジスタエ１を直接外部
より制御出来るようになるので、回路規模の小さい直接
メモリ制御方式を提供出来る効果がある。
７の持っている通常のＲＡＭｌ０又はレジスタ１１の制
御信号を用い、ＲＡＭｌ０又はレジスタエ１を直接外部
より制御出来るようになるので、回路規模の小さい直接
メモリ制御方式を提供出来る効果がある。
第１図は本発明の原理ブロック図、
第２図は本発明の実施例の直接メモリ制御方式のブロッ
ク図、 第３図は第２図の場合で直接メモリ制御の場合のタイム
チャート、 第４図は一般的なり５Ｐ−ＬＳＩの構成図、第５図は従
来例の直接メモリ制御方式のブロック図である。 図において、 １はプログラムカウンタ、 ２はＲＯＭ。 ３．６は命令レジスタ、 ４は命令コードエンコーダ、 ５．１７はセレクタ、 ７は命令デコーダ、 ８はバス、 ９は入出力回路、 ３０は記憶回路を示す。
ク図、 第３図は第２図の場合で直接メモリ制御の場合のタイム
チャート、 第４図は一般的なり５Ｐ−ＬＳＩの構成図、第５図は従
来例の直接メモリ制御方式のブロック図である。 図において、 １はプログラムカウンタ、 ２はＲＯＭ。 ３．６は命令レジスタ、 ４は命令コードエンコーダ、 ５．１７はセレクタ、 ７は命令デコーダ、 ８はバス、 ９は入出力回路、 ３０は記憶回路を示す。
Claims (1)
- 【特許請求の範囲】 ディジタル・シグナル・プロセッサ内部の記憶回路（３
０）を外部より直接制御するに際し、外部より直接メモ
リ制御信号が入力するとこれに対応する該記憶回路（３
０）の制御信号の命令コードを出力する命令コードエン
コーダ（４）及び、ＲＯＭ（２）よりの命令コードを入
力し出力する第１の命令レジスタ（３）よりの命令コー
ド又は該命令コードエンコーダ（４）よりの命令コード
を選択するセレクタ（５）を設け、 外部より直接メモリ制御信号が該命令コードエンコーダ
（４）に入力すると、プログラムカウンタ（１）該第１
の命令レジスタ（３）の動作を止め、該セレクタ（５）
にて該命令コードエンコーダ（４）よりの命令コードを
選択させて第２の命令レジスタ（６）に一旦記憶させ命
令デコーダ（７）に入力させて該記憶回路（３０）の制
御信号を出力させ、入出力回路（９）に入力させること
で、バス（８）を用いて外部より直接該記憶回路（３０
）にデータの書込み又は読み出しを可能としたことを特
徴とする直接メモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9771287A JPS63262744A (ja) | 1987-04-20 | 1987-04-20 | 直接メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9771287A JPS63262744A (ja) | 1987-04-20 | 1987-04-20 | 直接メモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63262744A true JPS63262744A (ja) | 1988-10-31 |
Family
ID=14199510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9771287A Pending JPS63262744A (ja) | 1987-04-20 | 1987-04-20 | 直接メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63262744A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5677995A (en) * | 1979-11-26 | 1981-06-26 | Mitsubishi Electric Corp | Main memory monitor device |
-
1987
- 1987-04-20 JP JP9771287A patent/JPS63262744A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5677995A (en) * | 1979-11-26 | 1981-06-26 | Mitsubishi Electric Corp | Main memory monitor device |
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