JPS59188779A - ベクトル処理装置 - Google Patents

ベクトル処理装置

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JPS59188779A
JPS59188779A JP6337983A JP6337983A JPS59188779A JP S59188779 A JPS59188779 A JP S59188779A JP 6337983 A JP6337983 A JP 6337983A JP 6337983 A JP6337983 A JP 6337983A JP S59188779 A JPS59188779 A JP S59188779A
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JP
Japan
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data
vector
circuit
register
instruction
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JP6337983A
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JPH0634203B2 (ja
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Shoji Nakatani
中谷 彰二
Yuji Oinaga
勇次 追永
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Fujitsu Ltd
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Fujitsu Ltd
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    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00Digital computers in general; Data processing equipment in general
    • G06F15/76Architectures of general purpose stored program computers
    • G06F15/80Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
    • G06F15/8053Vector processors

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (1)発明の技術分野 本発明はロード/ストア命令とベクトル圧縮/拡張命令
とにおけるアクセスパイプライン制御部におけるハード
ウェアを共用できるようにしたベクトル処理装置に関す
る。
(2)従来技術と問題点 ベクトルデータについてメモリに書込、続出を行う処理
のときアクセスパイプライン制御を行い、大量・高速の
データ処理を行っている。第1図はそのような処理を行
うシステムの構成を示すブロック図である。ベクトルレ
ジスタVR,マスクレジスタMR、ベクトル命令制御部
■CC、アクセスパイプラインACP、メモリアクセス
制御部MCU、メモリユニットMSUとで構成され、ア
クセスパイプラインACPはアライン処理部ALC、ア
クセスパイプライン制御部ACP−C、アドレス発生部
ADGで形成されている。そしてアライン処理部は更に
第2図に示すように幾つかのレジスタ、データバッファ
、データ整列回路とで形成されている。ベクトルレジス
タVR,マスクレジスタMRから読出されたデータは、
第2図に示すレジスタ出力用レジスタVMORを介して
データバッファDBFへ格納される。次にデータバッフ
ァDBFの内容を読出すとき、ハソファDBFのエレメ
ント#1がメモリにアクセスした番地に対応するように
データ整列回路を介してからストア動作を行う。第2図
ではレジスタSDR,8バイトバス4本によりメモリデ
ータ処理部MDPに印加されることを示している。デー
タバッファはベクトルレジスタとメモリアクセスの動作
タイミングを吸収するため使用される。
メモリとベクトルレジスタ間のデータ転送としてロード
/ストア命令のとき、まずロードであると、第2図によ
りメモリデータ処理部を介してメモリから到来したデー
タはデータ整列回路において整列し、次にデータバッフ
ァDBFとレジスタVMIRを介してベクトルレジスタ
VRに入れる。
またストア命令であればベクトルレジスタVRから読出
したデータはレジスタVMORを介してデータバッファ
DBFに入り、データ整列回路DALにより整理されて
レジスタSDRとメモリデータ処理部を介してメモリへ
転送される。
前述のマスクレジスタMRの内容はメモリのデータにつ
いて演算の可否或いはへクトルレジスタVRへの書込の
可否を制御する。ベクトル命令の中にベクトル圧縮変換
命令・ベクトル拡張変換命令がある。第3図はヘクトル
圧縮変換を説明するもので、MRはオペランド指定部で
、マスクオペランドで指定されたマスクレジスタの内容
、VR(3)、V R(1)はベクトルレジスタの内容
を示し、前者はオペランド指定部で入力オペランドとし
て指定されたもの、後者はオペランド指定部で出力オペ
ランドとして指定されたものを示す。レジスタV R(
31とマスクレジスタMRとのエレメント列を比較し、
たとえばマスクレジスタMRの“0″に対応する位置の
V R(31のエレメントを取除いて、V R(1)の
先頭からエレメント列の順序を乱さないように書き込ん
で行くことである。拡張変換はその逆にマスクレジスタ
MRのエレメント列“0′′に対応する位置のV Rf
l)について、予定しておいた別データを補充しながら
書込んで行くことである。ベクトルデータについて計算
処理速度を向上させるため有効である。命令かヘクトル
圧縮変換命令であるとき、第2図においてデータの流れ
は一旦VRから読出したデータをデータ整列回路におい
て出力オペランドとなるV R(1)に対し部分書込と
なるように圧縮し、それをレジスタVMIRを介してベ
クトルレジスタVRに送っている。またヘクトル拡張命
令であるときは、一旦VRからデータバッファに読出し
データ整列回路を通してVRに書込む。そのルートは第
2図においてVR−VMOR−データバンファ→データ
整列回路−A OR−V M I R−V Rである。
データ整列回路の制御信号について述べると、メモリア
クセス制御部MCUからアクセスパイプライン制御部A
CP−Cに対し、転送要求信号と処理要求アドレスの一
部を印加し、整列ゲート信号としてデータ整列回路への
制御信号を作っている。その具体的回路は第4図におい
てロード/ストア命令における場合を、第5図において
ベクトル圧縮/拡張命令における場合を示している。各
図において、VLはベクトル長、○PCはオペレーショ
ンコード、DECはデコーダ、ELCはエレメント列 ート発生回路において所定のゲートを開閉した信号がデ
ータ整列回路への接続端子に与えられる。
この回路は動作上必要であるがハードウェアの量が多く
なっていた。
(3)発明の目的 本発明の目的は前述の欠点を改善し、ロード/ストア命
令とベクトル圧縮/拡張命令とにおけるアクセスパイプ
ライン制御部のハードウェアを共用できるようにして、
ハードウェア量を減少させたベクトル処理装置を提供す
ることにある。
(4)発明の構成 前述の目的を達成するための本発明の構成は、主メモリ
と1個ないし複数個のエレメントから成るベクトルレジ
スタと、前記へクトルレジスタのベクトルエレメントに
対応したマスクエレメントから成るマスクレジスタと、
主メモリ・ヘクトルレジスタ間の転送のためにデータ整
列回路を有するベクトル処理装置において、主メモリか
ら転送要求と共に送出したアドレスの一部を送り返して
貰う手段と、前記転送要求と送り返されたアドレスにし
たがってエレメントの個数を計数する手段と、転送要求
と共に送り返されたアドレスと前記アドレスにしたがっ
てエレメントの個数を計数する手段からデータ整列回路
の整列ゲートを発生する手段と、前記マスクレジスタか
ら読出されたマスクエレメントから有効なマスクエレメ
ントの個数を計数する手段と、前記マスクエレメントと
マスクエレメントから有効なマスクエレメントの個数を
計数すする手段とか−らデータ整列回路の整列ゲートを
発生する手段を設け、命令がロード/ストア命令のとき
は前記転送要求とアドレスから整列ゲートを発生する手
段と前記エレメントから整列ゲートを発生する手段を選
択し、命令かベクトル圧縮/拡張命令のときは前記マス
クエレメントとマスクエレメントから有効なエレメント
の個数を計数する手段とから整列ゲートを発生する手段
を選択するようにしてデータ整列回路の整列ゲートを制
御することである。
(5)発明の実施例 第6図は本発明の一実施例の構成を示し、第4図、第5
図と同一符号は同様のものを示している。
1点鎖線内は共用できる部分である。また共用部分を含
め、回路の動作がロード/ストア命令の場合とベクトル
圧縮/拡張命令の場合とを切換えることは、オペレーシ
ョンコードにより点線部の回路を選択することにより自
動的にできる。各命令についての動作は当然従来と同様
にできる。
(6)発明の効果 このようにして本発明によると、回路構成の共用できる
部分についてはそれを共用したため、従来よりハードウ
ェア量を減少させることができる。
若し ベクトルレジスタのエレメント数がたとえば4個
より8個となったときは、減少の効果がより大きくなる
という効果を有する。
【図面の簡単な説明】
第1図はベクトル処理装置のブロック構成図、第2図は
第1図中のアライン処理部の内部構成を示す図、 第3図はベクトル圧縮変換の動作説明図、第4図は第1
図中アクセスパイプライン制御部についてロード/スト
ア命令における場合の図、第5図は同ヘクトル圧縮/拡
張命令における場合の図、 第6図は本発明の一実施例の構成図である。 VR−ベクトルレジスタ MR−マスクレジスタ v c c−ベクトル命令制御部 A CP−アクセスバイブライン M CU−メモリアクセス制御部 M S U−メモリユニット A L C−アライン処理部 ACP−C−アクセスバイブライン制御部A D G−
アドレス発生部 DBF−データバッファ E L C−エレメント個数計数回路 DAL−データ整列回路 MDR−・マスク読出しデータレジスフ特許出願人  
  冨士通株式会社 代理人     弁理士 鈴木栄祐 第1図 第2図

Claims (1)

    【特許請求の範囲】
  1. 主メモリと1個ないし複数個のエレメントから成るベク
    トルレジスタと、前記へクトルレジスタのベクトルエレ
    メントに対応したマスクエレメントから成るマスクレジ
    スタと、主メモリ・ヘクトルレジスク間の転送のために
    データ整列回路を有するベクトル処理装置において、主
    メモリから転送要求と共に送出したアドレスの一部を送
    り返して貰う手段と、前記転送要求と送り返されたアド
    レスにしたがってエレメントの個数を計数する手段と、
    転送要求と共に送り返されたアドレスと前記アドレスに
    したがってエレメントの個数を計数する手段からデータ
    整列回路の整列ゲートを発生する手段と、前記マスクレ
    ジスタから読出されたマスクエレメントからを効なマス
    クエレメントの個数を計数する手段と、前記マスクエレ
    メントとマスクエレメントから有効なマスクエレメント
    の個数を計数する手段とからデータ整列回路の整列ゲー
    トを発生する手段を設け、命令がロード/ストア命令の
    ときは前記転送要求とアドレスから整列ゲートを発生す
    る手段と前記エレメントから整列ゲートを発生する手段
    を選択し、命令がベクトル圧縮/拡張命令のときは前記
    マスクエレメントとマスクエレメントから有効なエレメ
    ントの個数を計数する手段とから整列ゲートを発生する
    手段を選択するようにしてデータ整列回路の整列ゲート
    を制御することを特徴とするベクトル処理装置。
JP6337983A 1983-04-11 1983-04-11 ベクトル処理装置 Expired - Lifetime JPH0634203B2 (ja)

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JPS59188779A true JPS59188779A (ja) 1984-10-26
JPH0634203B2 JPH0634203B2 (ja) 1994-05-02

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ID=13227597

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62226275A (ja) * 1986-03-28 1987-10-05 Hitachi Ltd ベクトル処理装置
JPH07200541A (ja) * 1993-12-28 1995-08-04 Nec Corp ベクトル情報処理装置
JP2016029598A (ja) * 2011-04-01 2016-03-03 インテル コーポレイション メモリ・ソースを宛先レジスタに展開し、ソース・レジスタを宛先メモリ位置に圧縮するためのシステム、装置および方法

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