JPS59188779A - ベクトル処理装置 - Google Patents
ベクトル処理装置Info
- Publication number
- JPS59188779A JPS59188779A JP6337983A JP6337983A JPS59188779A JP S59188779 A JPS59188779 A JP S59188779A JP 6337983 A JP6337983 A JP 6337983A JP 6337983 A JP6337983 A JP 6337983A JP S59188779 A JPS59188779 A JP S59188779A
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- JP
- Japan
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- data
- vector
- circuit
- register
- instruction
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- Granted
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明はロード／ストア命令とベクトル圧縮／拡張命令
とにおけるアクセスパイプライン制御部におけるハード
ウェアを共用できるようにしたベクトル処理装置に関す
る。
とにおけるアクセスパイプライン制御部におけるハード
ウェアを共用できるようにしたベクトル処理装置に関す
る。
（２）従来技術と問題点
ベクトルデータについてメモリに書込、続出を行う処理
のときアクセスパイプライン制御を行い、大量・高速の
データ処理を行っている。第１図はそのような処理を行
うシステムの構成を示すブロック図である。ベクトルレ
ジスタＶＲ，マスクレジスタＭＲ、ベクトル命令制御部
■ＣＣ、アクセスパイプラインＡＣＰ、メモリアクセス
制御部ＭＣＵ、メモリユニットＭＳＵとで構成され、ア
クセスパイプラインＡＣＰはアライン処理部ＡＬＣ、ア
クセスパイプライン制御部ＡＣＰ−Ｃ、アドレス発生部
ＡＤＧで形成されている。そしてアライン処理部は更に
第２図に示すように幾つかのレジスタ、データバッファ
、データ整列回路とで形成されている。ベクトルレジス
タＶＲ，マスクレジスタＭＲから読出されたデータは、
第２図に示すレジスタ出力用レジスタＶＭＯＲを介して
データバッファＤＢＦへ格納される。次にデータバッフ
ァＤＢＦの内容を読出すとき、ハソファＤＢＦのエレメ
ント＃１がメモリにアクセスした番地に対応するように
データ整列回路を介してからストア動作を行う。第２図
ではレジスタＳＤＲ，８バイトバス４本によりメモリデ
ータ処理部ＭＤＰに印加されることを示している。デー
タバッファはベクトルレジスタとメモリアクセスの動作
タイミングを吸収するため使用される。
のときアクセスパイプライン制御を行い、大量・高速の
データ処理を行っている。第１図はそのような処理を行
うシステムの構成を示すブロック図である。ベクトルレ
ジスタＶＲ，マスクレジスタＭＲ、ベクトル命令制御部
■ＣＣ、アクセスパイプラインＡＣＰ、メモリアクセス
制御部ＭＣＵ、メモリユニットＭＳＵとで構成され、ア
クセスパイプラインＡＣＰはアライン処理部ＡＬＣ、ア
クセスパイプライン制御部ＡＣＰ−Ｃ、アドレス発生部
ＡＤＧで形成されている。そしてアライン処理部は更に
第２図に示すように幾つかのレジスタ、データバッファ
、データ整列回路とで形成されている。ベクトルレジス
タＶＲ，マスクレジスタＭＲから読出されたデータは、
第２図に示すレジスタ出力用レジスタＶＭＯＲを介して
データバッファＤＢＦへ格納される。次にデータバッフ
ァＤＢＦの内容を読出すとき、ハソファＤＢＦのエレメ
ント＃１がメモリにアクセスした番地に対応するように
データ整列回路を介してからストア動作を行う。第２図
ではレジスタＳＤＲ，８バイトバス４本によりメモリデ
ータ処理部ＭＤＰに印加されることを示している。デー
タバッファはベクトルレジスタとメモリアクセスの動作
タイミングを吸収するため使用される。
メモリとベクトルレジスタ間のデータ転送としてロード
／ストア命令のとき、まずロードであると、第２図によ
りメモリデータ処理部を介してメモリから到来したデー
タはデータ整列回路において整列し、次にデータバッフ
ァＤＢＦとレジスタＶＭＩＲを介してベクトルレジスタ
ＶＲに入れる。
／ストア命令のとき、まずロードであると、第２図によ
りメモリデータ処理部を介してメモリから到来したデー
タはデータ整列回路において整列し、次にデータバッフ
ァＤＢＦとレジスタＶＭＩＲを介してベクトルレジスタ
ＶＲに入れる。
またストア命令であればベクトルレジスタＶＲから読出
したデータはレジスタＶＭＯＲを介してデータバッファ
ＤＢＦに入り、データ整列回路ＤＡＬにより整理されて
レジスタＳＤＲとメモリデータ処理部を介してメモリへ
転送される。
したデータはレジスタＶＭＯＲを介してデータバッファ
ＤＢＦに入り、データ整列回路ＤＡＬにより整理されて
レジスタＳＤＲとメモリデータ処理部を介してメモリへ
転送される。
前述のマスクレジスタＭＲの内容はメモリのデータにつ
いて演算の可否或いはへクトルレジスタＶＲへの書込の
可否を制御する。ベクトル命令の中にベクトル圧縮変換
命令・ベクトル拡張変換命令がある。第３図はヘクトル
圧縮変換を説明するもので、ＭＲはオペランド指定部で
、マスクオペランドで指定されたマスクレジスタの内容
、ＶＲ（３）、Ｖ Ｒ（１）はベクトルレジスタの内容
を示し、前者はオペランド指定部で入力オペランドとし
て指定されたもの、後者はオペランド指定部で出力オペ
ランドとして指定されたものを示す。レジスタＶ Ｒ（
３１とマスクレジスタＭＲとのエレメント列を比較し、
たとえばマスクレジスタＭＲの“０″に対応する位置の
Ｖ Ｒ（３１のエレメントを取除いて、Ｖ Ｒ（１）の
先頭からエレメント列の順序を乱さないように書き込ん
で行くことである。拡張変換はその逆にマスクレジスタ
ＭＲのエレメント列“０′′に対応する位置のＶ Ｒｆ
ｌ）について、予定しておいた別データを補充しながら
書込んで行くことである。ベクトルデータについて計算
処理速度を向上させるため有効である。命令かヘクトル
圧縮変換命令であるとき、第２図においてデータの流れ
は一旦ＶＲから読出したデータをデータ整列回路におい
て出力オペランドとなるＶ Ｒ（１）に対し部分書込と
なるように圧縮し、それをレジスタＶＭＩＲを介してベ
クトルレジスタＶＲに送っている。またヘクトル拡張命
令であるときは、一旦ＶＲからデータバッファに読出し
データ整列回路を通してＶＲに書込む。そのルートは第
２図においてＶＲ−ＶＭＯＲ−データバンファ→データ
整列回路−Ａ ＯＲ−Ｖ Ｍ Ｉ Ｒ−Ｖ Ｒである。
いて演算の可否或いはへクトルレジスタＶＲへの書込の
可否を制御する。ベクトル命令の中にベクトル圧縮変換
命令・ベクトル拡張変換命令がある。第３図はヘクトル
圧縮変換を説明するもので、ＭＲはオペランド指定部で
、マスクオペランドで指定されたマスクレジスタの内容
、ＶＲ（３）、Ｖ Ｒ（１）はベクトルレジスタの内容
を示し、前者はオペランド指定部で入力オペランドとし
て指定されたもの、後者はオペランド指定部で出力オペ
ランドとして指定されたものを示す。レジスタＶ Ｒ（
３１とマスクレジスタＭＲとのエレメント列を比較し、
たとえばマスクレジスタＭＲの“０″に対応する位置の
Ｖ Ｒ（３１のエレメントを取除いて、Ｖ Ｒ（１）の
先頭からエレメント列の順序を乱さないように書き込ん
で行くことである。拡張変換はその逆にマスクレジスタ
ＭＲのエレメント列“０′′に対応する位置のＶ Ｒｆ
ｌ）について、予定しておいた別データを補充しながら
書込んで行くことである。ベクトルデータについて計算
処理速度を向上させるため有効である。命令かヘクトル
圧縮変換命令であるとき、第２図においてデータの流れ
は一旦ＶＲから読出したデータをデータ整列回路におい
て出力オペランドとなるＶ Ｒ（１）に対し部分書込と
なるように圧縮し、それをレジスタＶＭＩＲを介してベ
クトルレジスタＶＲに送っている。またヘクトル拡張命
令であるときは、一旦ＶＲからデータバッファに読出し
データ整列回路を通してＶＲに書込む。そのルートは第
２図においてＶＲ−ＶＭＯＲ−データバンファ→データ
整列回路−Ａ ＯＲ−Ｖ Ｍ Ｉ Ｒ−Ｖ Ｒである。
データ整列回路の制御信号について述べると、メモリア
クセス制御部ＭＣＵからアクセスパイプライン制御部Ａ
ＣＰ−Ｃに対し、転送要求信号と処理要求アドレスの一
部を印加し、整列ゲート信号としてデータ整列回路への
制御信号を作っている。その具体的回路は第４図におい
てロード／ストア命令における場合を、第５図において
ベクトル圧縮／拡張命令における場合を示している。各
図において、ＶＬはベクトル長、○ＰＣはオペレーショ
ンコード、ＤＥＣはデコーダ、ＥＬＣはエレメント列 ート発生回路において所定のゲートを開閉した信号がデ
ータ整列回路への接続端子に与えられる。
クセス制御部ＭＣＵからアクセスパイプライン制御部Ａ
ＣＰ−Ｃに対し、転送要求信号と処理要求アドレスの一
部を印加し、整列ゲート信号としてデータ整列回路への
制御信号を作っている。その具体的回路は第４図におい
てロード／ストア命令における場合を、第５図において
ベクトル圧縮／拡張命令における場合を示している。各
図において、ＶＬはベクトル長、○ＰＣはオペレーショ
ンコード、ＤＥＣはデコーダ、ＥＬＣはエレメント列 ート発生回路において所定のゲートを開閉した信号がデ
ータ整列回路への接続端子に与えられる。
この回路は動作上必要であるがハードウェアの量が多く
なっていた。
なっていた。
（３）発明の目的
本発明の目的は前述の欠点を改善し、ロード／ストア命
令とベクトル圧縮／拡張命令とにおけるアクセスパイプ
ライン制御部のハードウェアを共用できるようにして、
ハードウェア量を減少させたベクトル処理装置を提供す
ることにある。
令とベクトル圧縮／拡張命令とにおけるアクセスパイプ
ライン制御部のハードウェアを共用できるようにして、
ハードウェア量を減少させたベクトル処理装置を提供す
ることにある。
（４）発明の構成
前述の目的を達成するための本発明の構成は、主メモリ
と１個ないし複数個のエレメントから成るベクトルレジ
スタと、前記へクトルレジスタのベクトルエレメントに
対応したマスクエレメントから成るマスクレジスタと、
主メモリ・ヘクトルレジスタ間の転送のためにデータ整
列回路を有するベクトル処理装置において、主メモリか
ら転送要求と共に送出したアドレスの一部を送り返して
貰う手段と、前記転送要求と送り返されたアドレスにし
たがってエレメントの個数を計数する手段と、転送要求
と共に送り返されたアドレスと前記アドレスにしたがっ
てエレメントの個数を計数する手段からデータ整列回路
の整列ゲートを発生する手段と、前記マスクレジスタか
ら読出されたマスクエレメントから有効なマスクエレメ
ントの個数を計数する手段と、前記マスクエレメントと
マスクエレメントから有効なマスクエレメントの個数を
計数すする手段とか−らデータ整列回路の整列ゲートを
発生する手段を設け、命令がロード／ストア命令のとき
は前記転送要求とアドレスから整列ゲートを発生する手
段と前記エレメントから整列ゲートを発生する手段を選
択し、命令かベクトル圧縮／拡張命令のときは前記マス
クエレメントとマスクエレメントから有効なエレメント
の個数を計数する手段とから整列ゲートを発生する手段
を選択するようにしてデータ整列回路の整列ゲートを制
御することである。
と１個ないし複数個のエレメントから成るベクトルレジ
スタと、前記へクトルレジスタのベクトルエレメントに
対応したマスクエレメントから成るマスクレジスタと、
主メモリ・ヘクトルレジスタ間の転送のためにデータ整
列回路を有するベクトル処理装置において、主メモリか
ら転送要求と共に送出したアドレスの一部を送り返して
貰う手段と、前記転送要求と送り返されたアドレスにし
たがってエレメントの個数を計数する手段と、転送要求
と共に送り返されたアドレスと前記アドレスにしたがっ
てエレメントの個数を計数する手段からデータ整列回路
の整列ゲートを発生する手段と、前記マスクレジスタか
ら読出されたマスクエレメントから有効なマスクエレメ
ントの個数を計数する手段と、前記マスクエレメントと
マスクエレメントから有効なマスクエレメントの個数を
計数すする手段とか−らデータ整列回路の整列ゲートを
発生する手段を設け、命令がロード／ストア命令のとき
は前記転送要求とアドレスから整列ゲートを発生する手
段と前記エレメントから整列ゲートを発生する手段を選
択し、命令かベクトル圧縮／拡張命令のときは前記マス
クエレメントとマスクエレメントから有効なエレメント
の個数を計数する手段とから整列ゲートを発生する手段
を選択するようにしてデータ整列回路の整列ゲートを制
御することである。
（５）発明の実施例
第６図は本発明の一実施例の構成を示し、第４図、第５
図と同一符号は同様のものを示している。
図と同一符号は同様のものを示している。
１点鎖線内は共用できる部分である。また共用部分を含
め、回路の動作がロード／ストア命令の場合とベクトル
圧縮／拡張命令の場合とを切換えることは、オペレーシ
ョンコードにより点線部の回路を選択することにより自
動的にできる。各命令についての動作は当然従来と同様
にできる。
め、回路の動作がロード／ストア命令の場合とベクトル
圧縮／拡張命令の場合とを切換えることは、オペレーシ
ョンコードにより点線部の回路を選択することにより自
動的にできる。各命令についての動作は当然従来と同様
にできる。
（６）発明の効果
このようにして本発明によると、回路構成の共用できる
部分についてはそれを共用したため、従来よりハードウ
ェア量を減少させることができる。
部分についてはそれを共用したため、従来よりハードウ
ェア量を減少させることができる。
若し ベクトルレジスタのエレメント数がたとえば４個
より８個となったときは、減少の効果がより大きくなる
という効果を有する。
より８個となったときは、減少の効果がより大きくなる
という効果を有する。
第１図はベクトル処理装置のブロック構成図、第２図は
第１図中のアライン処理部の内部構成を示す図、 第３図はベクトル圧縮変換の動作説明図、第４図は第１
図中アクセスパイプライン制御部についてロード／スト
ア命令における場合の図、第５図は同ヘクトル圧縮／拡
張命令における場合の図、 第６図は本発明の一実施例の構成図である。 ＶＲ−ベクトルレジスタ ＭＲ−マスクレジスタ ｖ ｃ ｃ−ベクトル命令制御部 Ａ ＣＰ−アクセスバイブライン Ｍ ＣＵ−メモリアクセス制御部 Ｍ Ｓ Ｕ−メモリユニット Ａ Ｌ Ｃ−アライン処理部 ＡＣＰ−Ｃ−アクセスバイブライン制御部Ａ Ｄ Ｇ−
アドレス発生部 ＤＢＦ−データバッファ Ｅ Ｌ Ｃ−エレメント個数計数回路 ＤＡＬ−データ整列回路 ＭＤＲ−・マスク読出しデータレジスフ特許出願人
冨士通株式会社 代理人 弁理士 鈴木栄祐 第１図 第２図
第１図中のアライン処理部の内部構成を示す図、 第３図はベクトル圧縮変換の動作説明図、第４図は第１
図中アクセスパイプライン制御部についてロード／スト
ア命令における場合の図、第５図は同ヘクトル圧縮／拡
張命令における場合の図、 第６図は本発明の一実施例の構成図である。 ＶＲ−ベクトルレジスタ ＭＲ−マスクレジスタ ｖ ｃ ｃ−ベクトル命令制御部 Ａ ＣＰ−アクセスバイブライン Ｍ ＣＵ−メモリアクセス制御部 Ｍ Ｓ Ｕ−メモリユニット Ａ Ｌ Ｃ−アライン処理部 ＡＣＰ−Ｃ−アクセスバイブライン制御部Ａ Ｄ Ｇ−
アドレス発生部 ＤＢＦ−データバッファ Ｅ Ｌ Ｃ−エレメント個数計数回路 ＤＡＬ−データ整列回路 ＭＤＲ−・マスク読出しデータレジスフ特許出願人
冨士通株式会社 代理人 弁理士 鈴木栄祐 第１図 第２図
Claims (1)
- 主メモリと１個ないし複数個のエレメントから成るベク
トルレジスタと、前記へクトルレジスタのベクトルエレ
メントに対応したマスクエレメントから成るマスクレジ
スタと、主メモリ・ヘクトルレジスク間の転送のために
データ整列回路を有するベクトル処理装置において、主
メモリから転送要求と共に送出したアドレスの一部を送
り返して貰う手段と、前記転送要求と送り返されたアド
レスにしたがってエレメントの個数を計数する手段と、
転送要求と共に送り返されたアドレスと前記アドレスに
したがってエレメントの個数を計数する手段からデータ
整列回路の整列ゲートを発生する手段と、前記マスクレ
ジスタから読出されたマスクエレメントからを効なマス
クエレメントの個数を計数する手段と、前記マスクエレ
メントとマスクエレメントから有効なマスクエレメント
の個数を計数する手段とからデータ整列回路の整列ゲー
トを発生する手段を設け、命令がロード／ストア命令の
ときは前記転送要求とアドレスから整列ゲートを発生す
る手段と前記エレメントから整列ゲートを発生する手段
を選択し、命令がベクトル圧縮／拡張命令のときは前記
マスクエレメントとマスクエレメントから有効なエレメ
ントの個数を計数する手段とから整列ゲートを発生する
手段を選択するようにしてデータ整列回路の整列ゲート
を制御することを特徴とするベクトル処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6337983A JPH0634203B2 (ja) | 1983-04-11 | 1983-04-11 | ベクトル処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6337983A JPH0634203B2 (ja) | 1983-04-11 | 1983-04-11 | ベクトル処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59188779A true JPS59188779A (ja) | 1984-10-26 |
| JPH0634203B2 JPH0634203B2 (ja) | 1994-05-02 |
Family
ID=13227597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6337983A Expired - Lifetime JPH0634203B2 (ja) | 1983-04-11 | 1983-04-11 | ベクトル処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0634203B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62226275A (ja) * | 1986-03-28 | 1987-10-05 | Hitachi Ltd | ベクトル処理装置 |
| JPH07200541A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | ベクトル情報処理装置 |
| JP2016029598A (ja) * | 2011-04-01 | 2016-03-03 | インテル コーポレイション | メモリ・ソースを宛先レジスタに展開し、ソース・レジスタを宛先メモリ位置に圧縮するためのシステム、装置および方法 |
-
1983
- 1983-04-11 JP JP6337983A patent/JPH0634203B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62226275A (ja) * | 1986-03-28 | 1987-10-05 | Hitachi Ltd | ベクトル処理装置 |
| JPH0434191B2 (ja) * | 1986-03-28 | 1992-06-05 | Hitachi Seisakusho Kk | |
| JPH07200541A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | ベクトル情報処理装置 |
| JP2016029598A (ja) * | 2011-04-01 | 2016-03-03 | インテル コーポレイション | メモリ・ソースを宛先レジスタに展開し、ソース・レジスタを宛先メモリ位置に圧縮するためのシステム、装置および方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0634203B2 (ja) | 1994-05-02 |
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