JPH0634203B2 - ベクトル処理装置 - Google Patents

Description

【発明の詳細な説明】 （１）発明の技術分野 本発明はロード／ストア命令とベクトル圧縮／拡張命令
とにおけるアクセスパイプライン制御部におけるハード
ウェアを共有できるようにしたベクトル処理装置に関す
る。

（２）従来技術と問題点 ベクトルデータについてメモリに書込、読出を行う処理
のときアクセスパイプライン制御を行ない、大量・高速
のデータ処理を行っている。第１図はそのような処理を
行うシステムの構成を示すブロック図である。ベクトル
レジスタＶＲ、マスクレジスタＭＲ、ベクトル命令制御
部ＶＣＣ、アクセスパイプラインＡＣＰ、メモリアクセ
ス制御部ＭＣＵ、メモリユニットＭＳＵとで構成され、
アクセスパイプラインＡＣＰはアライン処理部ＡＬＣ、
アクセスパイプライン制御部ＡＣＰ−Ｃ、アドレス発生
部ＡＤＧで形成されている。そしてアライン処理部は更
に第２図に示すように幾つかのレジスタ、データバッフ
ァ、データ整列回路とで形成されている。ベクトルレジ
スタＶＲ、マスクレジスタＭＲから読出されたデータ
は、第２図に示すレジスタ出力用レジスタＶＭＯＲを介
してデータバッファＤＢＦへ格納される。次にデータバ
ッファＤＢＦの内容を読出すとき、バッファＤＢＦのエ
レメント＃１がメモリにアクセスした番地に対応するよ
うにデータ整列回路を介してからストア動作を行う。第
２図ではレジスタＳＤＲ、８バイトバス４本によりメモ
リデータ処理部ＭＤＰに印加されることを示している。
データバッファはベクトルレジスタとメモリアクセスの
動作タイミングを吸収するため使用される。

メモリＭＳＵとベクトルレジスタＶＲ間のデータ転送と
してロード／ストア命令のとき、まずロードであると、
第２図によりメモリデータ処理ＭＤＰを介してメモリか
ら到来したデータはデータ整列回路ＤＡＬにおいて整列
し、次にデータバッファＤＢＦとレジスタＶＭＩＲを介
してベクトルレジスタＶＲに入れる。またストア命令で
あればベクトルレジスタＶＲから読出したデータはレジ
スタＶＭＯＲを介してデータバッファＤＢＦに入り、デ
ータ整列回路ＤＡＬにより整理されてレジスタＳＤＲと
メモリデータ処理を介してメモリＭＳＵへ転送される。
データ整列回路とその制御装置については、本発明の出
願人が先に出願した特開昭57-113142号公報に記載され
ている。

前述のマスクレジスタＭＲの内容はメモリのデータにつ
いて演算の可否或いはベクトルレジスタＶＲへの書込の
可否を制御する。ベクトル命令の中にベクトル圧縮変換
命令・ベクトル拡張変換命令がある。第３図はベクトル
圧縮変換を説明するもので、ＭＲはオペランド指定部
で、マスクオペランドで指定されたマスクレジスタの内
容、ＶＲ(3)，ＶＲ(1)はベクトルレジスタの内容を示
し、前者はオペランド指定部で入力オペランドとして指
定されたもの、後者はオペランド指定部で出力オペラン
ドとして指定されたものを示す。レジスタＶＲ(3)とマ
スクレジスタＭＲとのエレメント列を比較し、例えばマ
スクレジスタＭＲの“０”に対応する位置のＶＲ(3)の
エレメントを取り除いて、ＶＲ(1)の先頭からエレメン
ト列の順序を乱さないように書込んで行くことである。

拡張変換はその逆にマスクレジスタＭＲのエレメント列
“０”に対応する位置のＶＲ(1)について、予定してお
いた別データを補充しながら書込んで行くことである。
ベクトルデータについ計算処理速度を向上させるため有
効である。命令がベクトル圧縮変換命令であるとき、第
２図においてデータの流れは一旦ＶＲから読出したデー
タをデータ整列回路において出力オペランドとなるＶＲ
(1)に対し部分書込みとなるように圧縮し、それをレジ
スタＶＭＩＲを介してベクトルレジスタＶＲに送ってい
る。またベクトル拡張命令であるときは、一旦ＶＲから
データバッファに読出しデータ整列回路を通してＶＲに
書込む。そのルートは第２図においてＶＲ→ＶＭＯＲ→
データバッファＤＢＦ→データ整列回路ＤＡＬ→ＡＲＯ
→ＶＭＩＲ→ＶＲである。

データ整列回路の制御信号については、本発明の出願人
が先に出願した特開昭57-209570号公報に記載されてい
る。即ち、メモリアクセス制御部ＭＣＵからアクセスパ
イプライン制御部ＡＣＰ−Ｃに対し、転送要求信号と処
理要求アドレスの一部を印加し、整列ゲート信号として
データ整列回路への制御信号を作っている。その具体的
回路は第４図においてロード／ストア命令における場合
を、第５図においてベクトル圧縮／拡張命令における場
合を示している。各図において、ＶＬはベクトル長、Ｏ
ＰＣはオペレーションコード、ＤＥＣはデコーダ、ＥＬ
Ｃはエレメントの個数計数回路をそれぞれ示し、整列ゲ
ート発生回路において所定のゲートを開閉した信号がデ
ータ整列回路への接続端子に与えられる。

第４図の動作は下記のようになる。主メモリから１回に
アクセスする長さはベクトルレジスタのエレメント長と
比較すると通常の４倍程度に長く、且つアクセスされた
データ長が全部ベクトルレジスタにロードされるとは限
らない。

例えば、８バイト×４＝３２バイトがアクセスされた
ら、その内の幾つかがベクトルレジスタにロードされ
る。８バイトを一つのエレメント長とすると、アクセス
された３２バイトの最初からと言うこともあれば、先頭
の８バイトは不要で以後の２４バイトからと言うこと、
また最初の１６バイトは不要で以後の１６バイトからと
言うことなどの場合がある。

つまり、主メモリにアクセスする読出しの境界と、ロー
ドする先頭アドレスが一致しない訳である。

最初に、メモリアクセス制御部ＭＣＵからベクトル長
（ＶＬ）がＶＬカウンタにセットされる。またベクトル
レジスタＶＲにロードされるデータの先頭アドレスがＨ
Ａレジスタにセットされる。仮に、主メモリから転送さ
れたデータが３２バイトであり、８バイト毎にアドレス
順に、“０，１，２，３”とする。前記先頭アドレスか
らデータ“０，１，２，３”の何処から有効かを、有効
エレメント個数識別回路が判定する。仮に、先頭アドレ
スが１を指していたとする。有効エレメント個数識別回
路は有効個数を３と出力する。その数３はエレメントカ
ウンタＥＬＣに入力され、カウントされる。アライン制
御情報発生回路は、整列ゲート信号発生回路と、データ
整列回路に対し前記データ“０，１，２，３”の内の何
のデータを何のように並べるかを出力する。即ち、アラ
イン制御情報発生回路は（１，２，３，０）と出力す
る。エレメントカウンタは有効数３を示しており、それ
がデコーダＤＥＣによりデコードされて、整列ゲート信
号発生回路に送られるから、データ整列回路に対し
（１，２，３，＊）（以下＊は無効信号を意味する記号
とする）が出力される。

次いで、次の３２バイトがアクセスされたら、ＶＬカウ
ンタは減算される。有効エレメント個数識別回路は、４
を出力する。エレメント個数認識回路は、４を出力す
る。エレメントカウンタＥＬＣはプラスされる。この時
アラインゲート制御情報発生回路は（０，１，２，３）
を出力する。そしてエレメントカウンタＥＬＣの値がデ
コードされ、整列ゲート信号発生回路は、前記出力
（０，１，２，３）がデータ整列回路に対し（＊，＊，
＊，０）の出力となるようにする。

したがって、最初のデータ整列回路に対する出力（１，
２，３，＊）と、次の出力（＊，＊，＊，０）によって
第１図・第２図に示すアライン処理部ＡＬＣが制御され
る。

例えば最初ロードされたデータ（Ａ_０，Ａ_１，Ａ_２，Ａ
_３）が信号（１，２，３，＊）によってアライン処理部
ＡＬＣでベクトルレジスタに（Ａ_１，Ａ_２，Ａ_３，＊）
のようにロードされ、次にロードされたデータ（Ｂ_０，
Ｂ_１，Ｂ_２，Ｂ_３）が信号（＊，＊，＊，０）によっ
て，ベクトルレジスタに（Ａ_１，Ａ_２，Ａ_３，Ｂ_０）の
ようにロードされる。

以後、ＶＬ長が０となるまで、上記の動作が続けられ
る。

以上はデータのロード命令に対する動作説明であるが、
データのストア命令に対する動作であっても、同様であ
る。

次に第５図のレジスタＭＤＲについては、第４図のアラ
イン制御情報と同様の信号をマスクレジスタＭＲから当
初に与え、ゲート信号を発生させる。レジスタＭＤＲの
出力について“１”の個数を計算し、整列ゲート信号発
生回路の動作信号を与える。例えば、ＭＤＲの（ｍ_０，
ｍ_１，ｍ_２，ｍ_３）が（１，０，１，１）であるとす
る。その時整列ゲート発生回路は（１，０，１，１）の
内“１”が立っている所の数を出力する。即ち、０，
２，３である。その出力が左詰めされて（データ圧縮が
なされて）データ整列回路への出力は（０，２，３，
＊）となる。その他の動作は第４図のそれと同様であ
る。

またデータの拡張命令に対しても同様に動作する。

この回路は動作上必要であるがハードウェアの量が多く
なっていた。

（３）発明の目的 本発明の目的は前述の欠点を改善し、ロード／ストア命
令とベクトル圧縮／拡張命令とにおけるアクセスパイプ
ライン制御部のハードウェアを共用できるようにして、
ハードウェア量を減少させたベクトル処理装置を提供す
ることにある。

（４）発明の構成 前述の目的を達成するための本発明の構成は、主メモリ
と１個乃至複数個のエレメントから成るベクトルレジス
タと、前記ベクトルレジスタのベクトルアレメントに対
応したマスクエレメントから成るマスクレジスタと、主
メモリ・ベクトルレジスタ間の転送のためにデータ整列
回路を有するベクトル処理装置において、主メモリから
転送要求と共に送出したアドレスの一部を送り返して貰
って得たアドレスと、前記転送要求信号とにしたがって
エレメントの個数を計数する手段と、該計数する手段か
らデータ整列回路の整列ゲート信号を発生する手段と、
前記マスクレジスタから読出されたマスクエレメントか
ら有効なマスクエレメントの個数を計数する手段と、前
記マスクエレメントと、マスクエレメントから有効なマ
スクエレメントの個数を計数する手段とからデータ整列
回路の整列ゲート信号を発生する手段を設け、命令がロ
ード／ストア命令のときは、前記転送要求とアドレスか
ら整列ゲート信号を発生する手段と前記エレメントから
整列ゲート信号を発生する手段を選択し、命令がベクト
ル圧縮／拡張命令のときは、前記マスクエレメントと、
マスクエレメントから有効なエレメントの個数を計数す
る手段とから整列ゲート信号を発生する手段を選択する
ようにしてデータ整列回路の整列ゲート信号発生を制御
することで構成する。

（５）発明の実施例 第６図は本発明の一実施例の構成を示す図である。第４
図・第５図と同一符号は同様のものを示している。１点
鎖線内は両図の動作に共用できる部分である。即ち、第
４図に示す動作（ロード／ストア命令による動作）と、
第５図に示す動作（ベクトル圧縮／拡張命令による動
作）とが個別に行われるとき、各動作中に整列ゲート信
号を発して、データ格納位置を指定する部分（１点鎖線
内）は共用されている。各命令によるその他の動作は従
前と同様である。

図中の有効エレメント個数認識回路と、“１”の個数計
算の出力とについてエレメントカウンタＥＬＣとの間の
セレクタ、及び整列データ発生回路のセレクタは、前記
各動作がなされた時、その側のデータを通過させるか
ら、第６図の構成により第４図・第５図の動作について
共有されている。

（６）発明の効果 このようにして本発明によると、回路構成の共用できる
部分についてはそれを共用したため、従来よりハードウ
ェア量を減少させることができる。若しベクトルレジス
タのエレメント数が例えば４個より８個となったとき
は、減少の効果がより大きくなるという効果を有する。

【図面の簡単な説明】

第１図はベクトル処理装置のブロック構成図、 第２図は第１図中のアライン処理部の内部構成を示す
図、 第３図はベクトル圧縮変換の動作説明図、 第４図は第１図中アクセスパイプライン制御部について
ロード／ストア命令における場合の図、 第５図は同ベクトル圧縮／拡張命令における場合の図、 第６図は本発明の一実施例の構成図である。 ＶＲ…ベクトルレジスタ ＭＲ…マスクレジスタ ＶＣＣ…ベクトル命令制御部 ＡＣＰ…アクセスパイプライン ＭＣＵ…メモリアクセス制御部 ＭＳＵ…メモリユニット ＡＬＣ…アライン処理部 ＡＣＰ−Ｃ…アクセスパイプライン制御部 ＡＤＧ…アドレス発生部 ＤＢＦ…データバッファ ＥＬＣ…エレメント個数計数回路 ＤＡＬ…データ整列回路 ＭＤＲ…マスク読出データレジスタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】主メモリと１個乃至複数個のエレメントか
   ら成るベクトルレジスタと、前記ベクトルレジスタのベ
   クトルエレメントに対応したマスクエレメントから成る
   マスクレジスタと、主メモリ・ベクトルレジスタ間の転
   送のためにデータ整列回路を有するベクトル処理装置に
   おいて、 主メモリから転送要求と共に送出したアドレスの一部を
   送り返して貰って得たアドレスと、前記転送要求信号と
   にしたがってエレメントの個数を計数する手段と、 該計数する手段からデータ整列回路の整列ゲート信号を
   発生する手段と、 前記マスクレジスタから読出されたマスクエレメントか
   ら有効なマスクエレメントの個数を計数する手段と、 前記マスクエレメントと、マスクエレメントから有効な
   マスクエレメントの個数を計数する手段とからデータ整
   列回路の整列ゲート信号を発生する手段を設け、 命令がロード／ストア命令のときは、前記転送要求とア
   ドレスから整列ゲート信号を発生する手段と前記エレメ
   ントから整列ゲート信号を発生する手段を選択し、 命令がベクトル圧縮／拡張命令のときは、前記マスクエ
   レメントと、マスクエレメントから有効なエレメントの
   個数を計数する手段とから整列ゲート信号を発生する手
   段を選択するようにしてデータ整列回路の整列ゲート信
   号発生を制御すること を特徴とするベクトル処理装置。