JPS62127943A

JPS62127943A - 命令バツフア制御方式

Info

Publication number: JPS62127943A
Application number: JP60268511A
Authority: JP
Inventors: Takao Kato; 加藤　高夫; Takeshi Kitahara; 北原　毅; Taizo Sato; 泰造佐藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1985-11-29
Filing date: 1985-11-29
Publication date: 1987-06-10

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　要〕計算機システムの処理装置における、バッファからの命
令読出しを制御する方式である。バッファには、数語か
らなる記憶ブロック単位で、主記憶装置の所要部分の写
が保持される。命令はバッファから読み出して実行する
が、命令がバッファに無かった場合には、それを含む記
憶ブロックを主記憶から読み出す。その場合に読み出し
た語をバッファと共に命令バッファに保持し、利用でき
る場合には続く命令を命令バッファから読み出すために
、命令アドレスがシーケンシャルに進むことを指定する
信号を設けて、該信号により命令バッファが利用できる
かを判定する。以上により、命令バッファの制御機構を
経済化することができる。

〔産業上の利用分野〕

本発明は、計算機システムの処理装置における、バッフ
ァからの命令読出しを制御する方式に関する。

計算機システムの中央処理装置等において、主記憶装置
に対するアクセスを実効的に高速化するために、処理装
置に高速バッファあるいはキャッシュ等と呼ばれる比較
的高速、小容量のメモリからなるバッファを設ける方式
が広く使用されている。

このバッファ方式においては公知のように、主記憶装置
の適当な複数語からなる記憶ブロックを単位として、ア
クセスのあった語を含む記憶ブロックの写を、一般に複
数ブロック分バッファに保持し、その後のアクセスで対
象とする語を含む記憶ブロックの写がバッファにあると
きは、主記憶装置にアクセスすることなく、バッファ上
の情報を使用することにより、比較的短い時間で目的の
情報にアクセスすることができる。

〔従来の技術と発明が解決しようとする問題点〕第２図
は計算機システムの一構成例を示すブロック図である。

中央処理装置１は主記憶装置２と接続し、主記憶装置２
に保持する命令語及びデータ語にアクセスすることによ
って、プログラムを実行する。

中央処理装置１は公知のように、命令ユニット３、演算
ユニット４及び記憶制御ユニット５と、それらを制御す
る実行制御部６で構成される。

記憶制御ユニット５は、前記のようなバッファを持って
、命令ユニット３及び演算ユニット４の主記憶装置２に
対するアクセス要求を受は付けて、バッファの制御及び
主記憶装置２に対するアクセス要求の処理を行う。

命令ユニット３は、記憶制御ユニット５から受は取る命
令を解釈して、演算ユニット４に命令実行に必要な制御
情報を渡し、又実行のために次に読み出すべき命令のア
ドレス（主記憶装置２上の記憶アドレス）を決定して、
記憶制御ユニット５にアクセスを要求する。

第３図は記憶制御ユニット５の一部の構成例を示すブロ
ック図である。

記憶制御ユニット５には、バッファ１１を設け、主記憶
装置２に記憶する情報の写を、例えば４語の記憶ブロッ
クを単位として保持し、例えば１６個の記憶ブロックを
記憶する容量を有する。

このようなバッファ１１に対するアクセス制御のための
情報としてタグメモリ１２があり、タグメモ！Ｊ１２は
バッファ１１の各ブロックに対応する各制御語からなる
。

各制御語には、公知のように、バッファメモリ１１上の
該当ブロックの有効性表示ビット、及び主記憶装置２上
の記憶ブロックのアドレスの一部等が保持される。

実行のために次に読み出すべき命令のアドレスは、命令
ユニット３から記憶制御ユニット５の命令アドレスレジ
スタ（ＩＡＲ）１０にセットされる。

記憶制御ユニット５では、制御部１５の制御のちとに、
ＩＡＲ１０に保持するアドレスの一部をアドレスとして
、タグメモリ１２を読み出し、読み出した制御語の前記
の有効性表示ビットが有効表示であって、そこに記憶さ
れるアドレスの一部が、ＩＡＲｌｏに保持するアドレス
の他の一部と一致することにより、バッファ１１に目的
の語を含む記憶ブロックの写が保持されていることを識
別する。

その場合には、ＩＡＲ１０に保持するアドレスの一部に
よって、バッファ１１に保持されるブロックから読み出
す１命令語を、命令ユニット３の命令レジスタ１３に送
る。

タグメモリ１２によって、該当する記憶ブロックの写が
バッファ１１に無いと識別された場合には、ＩＡＲ１０
に保持するアドレスを、主記憶アドレスレジスタ１４に
転送して、所要の記憶ブロックを主記憶装置２から読み
出す。

その場合の記憶ブロック読出しは、要求の命令語から始
めて、該ブロックの４語を逐次主記憶データレジスタ１
６に読み出してバッファ１１に格納する。

そのために、命令ユニット３からＩＡＲ１０に設定され
る命令アドレスの下位２ビツトを補助アドレスレジスタ
１７にも保持しておく。ＩＡＲ１０のアドレスを下位２
ビツトの範囲で＋１してアドレスを更新し、これを主記
憶アドレスレジスタに転送して各語を順次読み出す。又
、主記憶データレジスタ１６に読み出された語を、ＩＡ
Ｒ１０のアドレスによってバッファ１１に書き込む。

同時に、アドレスの下位２ビツトの値から補助アドレス
レジスタ１７の値を引いた差を監視し、差が−１になる
ことによって、て所要の記憶ブロックの全語の読出しが
完了することを識別する。

所要の記憶ブロックの４語をすべてバッファ１１に格納
すると、対応するタグメモリの制御語に有効性表示ビッ
ト及びアドレス情報を設定して、バッファ１１のブロッ
クを有効化し、以後のアクセスでバッファ１１の該ブロ
ックの使用が可能な状態にする。

前記により最初に読み出した命令語は、バッファ１１に
格納されると共に、命令レジスタ１３へも転送され、記
憶ブロックの他の語の読出しと並行して、命令ユニット
３の命令処理が行われる。

こ＼で、該命令の処理によって、次に実行する命令が決
定するが、公知のように処理した命令がいわゆる分岐命
令等でない限り、次の命令アドレふスは前命令アドレスに昇順に連続するアドレスあり、通
常のプログラム中では一般に、命令アドレスがそのよう
にシーケンシャルに進行する確率が極めて多い。

又、命令アドレスがシーケンシャルに進む場合には、次
の命令語が同じ記憶ブロックにある可能性が大きいが、
前記のように主記憶装置２から記憶ブロックを読み込む
場合には、次の命令アクセスの要求が命令ユニット３か
ら出るときに、バッファ１１のブロックは未だ有効化さ
れていない場合が多いので、該記憶ブロックの読出しが
終わって、バッファ１１に格納されたブロックが有効化
されるまで待たなければ、その命令語にアクセスできな
いという問題が生じる。

そのために、読出し中の記憶ブロックをバッファ１１と
並列に保持する命令バッファを設ける方式が考えられる
が、その場合には、命令バッファにある命令語ごとに有
効性表示が必要になり、且つタグメモリ１２と同様のア
クセスアドレス識別機能を設けなければならないので、
比較的複雑な制御が必要になり、高価になりやすいとい
う問題がある。

〔問題点を解決するための手段〕

第１図は、本発明の構成を示すブロック図である。

図は記憶制御ユニットの構成を示し、２０は命令バッフ
ァ、２１は命令バッファ制御部、２２はシーケンシャル
指定信号線、２３は命令バッファアドレスレジスタであ
る。

〔作　用〕命令がバッファ１１に無い場合には、従来のようにして
、主記憶装置２から記憶ブロックが読み出され、主記憶
データレジスタ１６に順次読み出された語は、バッファ
１１に格納される。

同時に、主記憶データレジスタ１６の語は、命令バッフ
ァ制御部２１の制御のもとに、命令バッファ２０にも保
持される。但し、記憶ブロック先頭の１語は、命令バッ
ファに保持しないことにしてもよい。

命令ユニット３からは命令バッファ制御部２１に、シー
ケンシャル指定信号線２２により、要求する命令のアド
レスが前の命令アドレスと昇順に連続していることが示
される。

又、命令バッファアドレスレジスタ２３には、命令ユニ
ット３からアクセス要求する命令アドレスの下位ビット
列が常に設定される。

主記憶装置２からの記憶ブロック読み込み処理中に、命
令ユニット３からシーケンシャル指定信号線２２の表示
とともに命令アクセス要求があると、命令バッファ制御
部２１は命令バッファアドレスレジスタ２３に設定され
る命令アドレスの下位ビット列で定まる語を、命令バッ
ファ２０から読み出して、命令レジスタ１３へ転送する
。

以上の制御方式により、主記憶装置２からの記憶ブロッ
クの読出し完了前に、既に読み出された命令語を利用し
て、アクセス待ちを減少することが、比較的少量の制御
機構の付加によって可能になる。

〔実施例〕

第１図において、ＩＡＲ１０、バッファ１１、タグメモ
リ１２等は、第３図による前記説明と同様の機能を持っ
て、制御部】５の制御のちとに動作する。

前記のように、命令ユニット３からの命令アクセス要求
により、命令アドレスがＩＡＲ１０に設定されると、バ
ッファ１１へのアクセスが試みられ、タグメモリ１２に
より、バッファ１１に目的の命令語を含む記憶ブロック
が無いことが決定すると、ＩＡＲｌｏに保持するアドレ
スを主記憶アドレスレジスタ１４へ転送して、主記憶装
置２からの命令語読出しが開始される。

以下において、第１図と共に第４図のタイムチャート図
を参照して説明する。

前記の要求された命令語のアドレスが、１６進表示’１
００２’であったとすると、第４図のＩＡＲＯ線に示す
ように、ＴＡＲ１０に命令ユニット３から、アドレス“
１００２°が設定されている。

同時に、補助アドレスレジスタ１７及び命令バッファア
ドレスレジスタ２３には、アドレス下位２ピツド２′が
セントされる。

こ＼で前記のように制御部１５の制御でバッファ１１に
アドレス゛１００２’を含む記憶ブロックが無いことが
識別される（第４図にｍ１ｓｓと示す）と、主記憶アド
レスレジスタ１４にＩＡＲ１０に保持するアドレス゛１
００２’が転送されて、主記憶装置２へのアクセスが開
始され、アドレス“１００２’の命令語が主記憶データ
レジスタ１６に読み出される。

この命令語は、従来のようにバッファ１１に書き込まれ
る（第４図にｗｒｉｔｅと示す）と共に、命令レジスタ
１３へ送られる。

更に、その語は命令バッファ制御部２１の制御によって
、ＩＡＲ１０の下位２ビツトで定まる命令バッファ２０
のＯＸレジスタに保持される。同時に、命令バッファの
各語の有効性を示すフラグ２４のｖ２ビットが、Ｄ８レ
ジスタを有効にするためにオンにされる。

次に、従来のようにＩＡＲ１０に＋１されて、アドレス
は°１００３°になり、アドレス゛１００３″の語が前
と同様にして主記憶装置２から主記憶データレジスタ１
６に読み出される。

この語も前の語と同様に、バッファ１１に格納され、又
命令バッファ２０のＤ３レジスタに保持されて、フラグ
２４の対応するｖ３ビットがオンになる。

次に、ＩＡＲ１０に＋１されるが、加算は下位２ビツト
で行われるので、アドレスは°１０００°になり、アド
レス°１０００′の語が主記憶装置２から主記憶データ
レジスタ１６に読み出される。

この語も前の語と同様に、バッファ１１に格納されるが
、命令バッファ２０にはＤ０レジスタに相当するレジス
タは設けず、従って命令バッファ制御部２１で、ＩＡＲ
１０の下位２ビフト°Ｏ°を識別すると、命令バッファ
２０への書込みを実行しない。

この語は記憶ブロックの先頭の語であり、以下する場合
が無いからである。

次にＩＡＲ１０のアドレスは１００１″に進められて、
主記憶装置２にアクセスし、読み出された語はバッファ
１１と、命令バッファ２０のり、レジスタとに書き込ま
れる。

こ＼で、従来のように、ＩＡＲ１０の下位２ビツトから
補助アドレスレジスタ１７に保持する値（この例では°
２°）を引いた値が−１になることを検出することによ
って、記憶ブロックの全語を読み出したことを識別し、
制御部１５はタグメモリ１２を設定して、読み込み処理
を終わる。従って、その後の該記憶ブロックへのアクセ
スはバッファ１１上で処理される。

この信号は、命令ユニット３における公知の命令制御に
おいて、例えば現実行命令が分岐命令かを識別すること
によって容易に生成され、分岐命令でなかった場合に、
次の命令アクセス要求時にオンにするようする。

又、命令バッファアドレスレジスタ２３には、命令ユニ
ット３からアクセス要求する命令アドレスの下位２ビツ
トが常に設定される。

前記説明の主記憶装置２からの記憶ブロック読み込み処
理中、例えは第４図の命令アクセス要求の線に、アドレ
ス°１００３’と示しである時間位置において、命令ユ
ニット３からシーケンシャル指定信号線２２のオン信号
とともに命令アクセス要求があったとする。

命令バッファ制御部２１は命令バッファアドレスレジス
タ２３に設定される命令アドレスの下位２ピツド３″で
指定されるフラグ２４のＶ、ビットをチェックし、有効
表示であればＤ３レジスタに保持する命令語を読み出し
て、命令レジスタ１３へ送る。

命令バッファ制御部２１は、このようにして命令バッフ
ァアドレスレジスタ２３に設定されるアドレス各２ビッ
トが°３°になることを検出すると、これを記憶する。

これは、記憶ブロックの末尾の語まで命令アドレスが進
んだことを示すので、以後のアクセス要求には命令バッ
ファ２０の利用の可能性が無いことを示す。

例えば、次命令もシーケンシャルで、第４図に示すよう
に、命令ユニット３からアドレス゛１００４’の命令ア
クセス要求が、シーケンシャル指定信号線２２のオン信
号を伴って発行された場合にも、命令バッファ制御部２
１は、命令バッファ２０からの読出しを抑止し、命令読
出しの実行は、現に処理中の主記憶装置２からの記憶ブ
ロック読出しが完了するまで遅延される。

以上の制御方式により、主記憶装置２からの記憶ブロッ
クの読出し完了前に、既に読み出された命令語を利用し
て、アクセス待ちを減少することが、■ブロックより１
語少ない容量の命令バッファを設ければ、そのアクセス
制御は、比較的少量の制御機構によって実現することが
できる。

〔発明の効果〕

以上の説明から明らかなように、本発明によれば、計算
機システムの主記憶装置から処理装置のバッファへ記憶
ブロックを読出し中における、命令アクセスの待合せ時
間の減少が経済的に実現されるので、処理装置の性能価
格費を改善するという著しい工業的効果がある。

【図面の簡単な説明】

第１図は本発明の実施例構成ブロック図、第２図は計算
機システムの一構成例ブロック図、第３図は従来の一構
成例ブロック図、第４図は本発明のタイムチャート図である。図において、１は中央処理装置、　　２は主記憶装置、３は命令ユニ
ット、　　　４は演算ユニット、５は記憶制御ユニット
、６は実行制御部、１０は命令アドレスレジスタ（ＪＡ
Ｒ）１１はバッファ、　　　　　１２はタグメモリ、１
３は命令レジスタ、１４は主記憶アドレスレジスタ、１５は制御部、１６は主記憶データレジスタ、１７は補助アドレスレジスタ、本発明の実施例構成ブロック図計算機システムの→ル戊例ブロック図第２図従来の−構成例ブロック図

Claims

【特許請求の範囲】主記憶装置の所定語長の記憶領域からなる記憶ブロック
を単位として、該記憶ブロックの情報の写を保持するバ
ッファを有し、実行のために読み出すべき命令を該バッ
ファから読み出すようにした処理装置において、上記記憶ブロックから順次読み出す語を、上記バッファ
（１１）と並行して保持する、命令バッファ（２０）と
、直前の実行命令のアドレスと昇順に連続するアドレスの
命令を指定する手段（２２）を設け、読み出すべき命令
が上記バッファ（１１）に無く、且つ該命令を含む記憶
ブロックの上記主記憶装置からの読出しが完了していな
い場合の、該命令に続く命令の読出しが、該指定手段（
２２）の指定と共に要求されるとき、上記命令バッファ
（２０）から該続く命令を読み出すように構成されてい
ることを特徴とする命令バッファ制御方式。続く命令を読み出すように構成されていることを特徴と
する命令バッファ制御方式。