JPS5899860A - 主記憶書込み制御方式 - Google Patents
主記憶書込み制御方式Info
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- JPS5899860A JPS5899860A JP19674781A JP19674781A JPS5899860A JP S5899860 A JPS5899860 A JP S5899860A JP 19674781 A JP19674781 A JP 19674781A JP 19674781 A JP19674781 A JP 19674781A JP S5899860 A JPS5899860 A JP S5899860A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0804—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with main memory updating
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明の技術分野
本発明は、主記憶ユニットと、主記憶制御ユニットと、
主記憶制御ユニツ）Ｋ接続されたアクセス幅の異なる複
数の処理装置とを有するデータ処理システムにおいて、
アクセス幅の小さい処理装置からのストア要求を効率的
に処理できるようになった主記憶書込み制御方式に関す
るものである。
主記憶制御ユニツ）Ｋ接続されたアクセス幅の異なる複
数の処理装置とを有するデータ処理システムにおいて、
アクセス幅の小さい処理装置からのストア要求を効率的
に処理できるようになった主記憶書込み制御方式に関す
るものである。
（２） 従来技術と問題点
ベクトル計算機のような科学計算用の特殊な計算機では
、システムの中にそれぞれ演算用途に応じた専用機が別
々に用意されることが多い。
、システムの中にそれぞれ演算用途に応じた専用機が別
々に用意されることが多い。
第１図はベクトル計算機の一例である。第１図において
、、１−０ないし１−７は主記憶ユニツ）、２−０ない
し２−７は記憶アクセス制御装置、３は主記憶制御ユニ
ット、４はベクトル清算ユニット、５はスカラ演算ユニ
ット、６はチャネル・プロセッサ、７はチャネル制御装
置、８はチャネル、９はシステム・コンソール・インタ
フェースおよびシステム電力制御装置、ＩＮＴＬＶは１
インタリープ、Ｂは８バイトのバス線をそれぞれ示して
いる。第１図のベクトル演算ユニット４はその特性上扱
うデータに連続性があるため、一度に処理するデータの
単位を大きくすることが、そのま＼処理向上につながる
。スカラ演算ユニット５においては取扱うデータに連続
性があまりなく、処理するデータの単位管大きくしても
、それだけの性能効果が得られない。チャネル・プロセ
ッサ６の場合、接続されでいる入出力装置では連続した
データ転送となるが、入出力装置のデータ転送速度は主
記憶ユニットよりも非常に遅いので、効果が期待できな
い。一度に処理するデータの単位を大きくすると、その
大きさに比例してハードウニ。
、、１−０ないし１−７は主記憶ユニツ）、２−０ない
し２−７は記憶アクセス制御装置、３は主記憶制御ユニ
ット、４はベクトル清算ユニット、５はスカラ演算ユニ
ット、６はチャネル・プロセッサ、７はチャネル制御装
置、８はチャネル、９はシステム・コンソール・インタ
フェースおよびシステム電力制御装置、ＩＮＴＬＶは１
インタリープ、Ｂは８バイトのバス線をそれぞれ示して
いる。第１図のベクトル演算ユニット４はその特性上扱
うデータに連続性があるため、一度に処理するデータの
単位を大きくすることが、そのま＼処理向上につながる
。スカラ演算ユニット５においては取扱うデータに連続
性があまりなく、処理するデータの単位管大きくしても
、それだけの性能効果が得られない。チャネル・プロセ
ッサ６の場合、接続されでいる入出力装置では連続した
データ転送となるが、入出力装置のデータ転送速度は主
記憶ユニットよりも非常に遅いので、効果が期待できな
い。一度に処理するデータの単位を大きくすると、その
大きさに比例してハードウニ。
ア量が増大するので、システムを構成する際にはそのバ
ランスを考慮する必要がめる。第１図の構成例では、一
度に処理するデータの大きさはベクトル演算ユニット４
が６４バイト、スカラ演算ユニット５およびチャネル・
プロセッサ６では８バイトとなりている０スカラ演算ユ
ニツト５およびチャネル・プロセッサ６が主記憶に対し
て行うアクセスの種類には、８バイト＠７エツチ、ブロ
ック（６４バイト）フェッチ、８バイト・フル・ストア
、８バイト部分ストアおよびブロック（６４バイト）ス
トアがある。８バイト部分ストアを実行する場合には、
先ず８バイトのデータを主記憶から読出し、これと哀ド
ア・データとマージし、マージ結果に対するＥＣＣコー
ドを作成し、このＥＣＣコードとマージ結果を主記憶に
書込んでいる０従米技術〜においては、８バイト部分ス
トアが終了するまで次のストア要求を受付けないように
しているが、８バイト部分ストアの開始から終了までに
は相当の時間を必要とするので、スカラ演算ユニットや
チャネル・プロセッサからのストア要求が待、たされて
しまう。
ランスを考慮する必要がめる。第１図の構成例では、一
度に処理するデータの大きさはベクトル演算ユニット４
が６４バイト、スカラ演算ユニット５およびチャネル・
プロセッサ６では８バイトとなりている０スカラ演算ユ
ニツト５およびチャネル・プロセッサ６が主記憶に対し
て行うアクセスの種類には、８バイト＠７エツチ、ブロ
ック（６４バイト）フェッチ、８バイト・フル・ストア
、８バイト部分ストアおよびブロック（６４バイト）ス
トアがある。８バイト部分ストアを実行する場合には、
先ず８バイトのデータを主記憶から読出し、これと哀ド
ア・データとマージし、マージ結果に対するＥＣＣコー
ドを作成し、このＥＣＣコードとマージ結果を主記憶に
書込んでいる０従米技術〜においては、８バイト部分ス
トアが終了するまで次のストア要求を受付けないように
しているが、８バイト部分ストアの開始から終了までに
は相当の時間を必要とするので、スカラ演算ユニットや
チャネル・プロセッサからのストア要求が待、たされて
しまう。
（３） 発明の目的
本発明は、上記の考察に基づくものであって、主記憶ユ
ニットと、主記憶制御ユニットと、主記憶制御ユエッ）
Ｋ接続されたアクさス幅の異なる複数の処理装置とを有
するデータ処理システムにおいて、アクセス幅の小さい
処理装置のストア処理を効率的に行い得るようＫした主
記憶書込み制御方式全提供することを目的としている。
ニットと、主記憶制御ユニットと、主記憶制御ユエッ）
Ｋ接続されたアクさス幅の異なる複数の処理装置とを有
するデータ処理システムにおいて、アクセス幅の小さい
処理装置のストア処理を効率的に行い得るようＫした主
記憶書込み制御方式全提供することを目的としている。
（４）発明の構成
そしてその九め、本発明の主記憶書込み制御方式は、Ｐ
個の主記憶ユニットと、主記憶制御ユニットと、該主記
憶制御ユニり、トに接続され且つＰＸＱバイトのデータ
を一度にアクセスできるアクセス幅の大きい処理装置と
、該主記憶制御ユニットに接続され且つＱバイトのデー
タを一度にアクセスできるアクセス幅の小さい処理装置
とを具備すると共に、上記主記憶制御ユニットの中には
、Ｑバイト幅のＰ個のストア・データ・レジスタから構
成されたアクセス幅の小さい処理装置用のストア・デー
タ・レジスタ群が設けられ、上記Ｐ個のストア・データ
・レジスタのそれぞれは上記Ｐ個の主記憶ユニットのそ
れぞれ１対１に対応づけられ、上記アクセス幅の小さい
処理装置からのストア・データがストア・アドレスに従
って上記ストア・で−タ・レジスタ群の中の１個のスト
ア・データ・レジスタにセットされるようＫなったデー
タ処理システムにおいて、上記主記憶制御ユニットの中
に、５個のストア・バッファ番レジスタと、上記アクセ
ス幅の小さい処理装置からの部分ストア要求が受入れら
れた時Ｋｆｉ咳部分ストア要求のストア・データがセッ
トされる上記ストア・データ・レジスタの位置情報を上
記鴨個のストア・バッファーレジスタの中の１個に登録
する使用中ストアーデータ・レジスタ位置登録手段と、
上記アクセス幅の小さい処理装置のストア要求と上記負
側のストア・バッファ・レジスタの内容とを比較し上記
ストア要求が使用中のストア・データーレジスタの使用
を要求している場合にはストア禁止信号を生成するスト
ア禁止信号生成手段とを備えることを特徴とするもので
ある。
個の主記憶ユニットと、主記憶制御ユニットと、該主記
憶制御ユニり、トに接続され且つＰＸＱバイトのデータ
を一度にアクセスできるアクセス幅の大きい処理装置と
、該主記憶制御ユニットに接続され且つＱバイトのデー
タを一度にアクセスできるアクセス幅の小さい処理装置
とを具備すると共に、上記主記憶制御ユニットの中には
、Ｑバイト幅のＰ個のストア・データ・レジスタから構
成されたアクセス幅の小さい処理装置用のストア・デー
タ・レジスタ群が設けられ、上記Ｐ個のストア・データ
・レジスタのそれぞれは上記Ｐ個の主記憶ユニットのそ
れぞれ１対１に対応づけられ、上記アクセス幅の小さい
処理装置からのストア・データがストア・アドレスに従
って上記ストア・で−タ・レジスタ群の中の１個のスト
ア・データ・レジスタにセットされるようＫなったデー
タ処理システムにおいて、上記主記憶制御ユニットの中
に、５個のストア・バッファ番レジスタと、上記アクセ
ス幅の小さい処理装置からの部分ストア要求が受入れら
れた時Ｋｆｉ咳部分ストア要求のストア・データがセッ
トされる上記ストア・データ・レジスタの位置情報を上
記鴨個のストア・バッファーレジスタの中の１個に登録
する使用中ストアーデータ・レジスタ位置登録手段と、
上記アクセス幅の小さい処理装置のストア要求と上記負
側のストア・バッファ・レジスタの内容とを比較し上記
ストア要求が使用中のストア・データーレジスタの使用
を要求している場合にはストア禁止信号を生成するスト
ア禁止信号生成手段とを備えることを特徴とするもので
ある。
（５） 発明の実施例
以下、本発明を図面を参照しつつ説明する。
第２図は本発明によるストア・データ拳バスの１実施例
のブロック図、第３図は本発明による制御機構の１実施
例のブロック図である。
のブロック図、第３図は本発明による制御機構の１実施
例のブロック図である。
第２図において、１１−０ないし１１−７のそれぞれは
８バイトの主記憶ストア・データーレジスタ（以下、Ｍ
Ｓストア・データ・レジスタという）、１２はＥＣＣ回
路、 １３はマージ回路、１４−〇ないし１４−７のそ
れぞれは８バイトのベクトル演算ユニツート用ストアー
データ・レジスタ（以下、ＶＵストア・データ・レジス
タという）。
８バイトの主記憶ストア・データーレジスタ（以下、Ｍ
Ｓストア・データ・レジスタという）、１２はＥＣＣ回
路、 １３はマージ回路、１４−〇ないし１４−７のそ
れぞれは８バイトのベクトル演算ユニツート用ストアー
データ・レジスタ（以下、ＶＵストア・データ・レジス
タという）。
１５−０ないし１５−７のそれぞれは主記憶フェッチ・
データ・レジスタ（以下、ＭＳ７ｚッチ・データーレジ
スタという）、１６−０ないし１６−７のそれぞれはス
カラ演算ユニットおよびチャネル・プロセッサ用ストア
・データーレジスＩ（以下、ＳＣストア・データーレジ
スタという）をそれぞれ示している。なお、第２図のス
トア・データ・バスは主記憶制御ユニット３の中に設け
られているものである。
データ・レジスタ（以下、ＭＳ７ｚッチ・データーレジ
スタという）、１６−０ないし１６−７のそれぞれはス
カラ演算ユニットおよびチャネル・プロセッサ用ストア
・データーレジスＩ（以下、ＳＣストア・データーレジ
スタという）をそれぞれ示している。なお、第２図のス
トア・データ・バスは主記憶制御ユニット３の中に設け
られているものである。
いま、アドレスがビット８ないしビット３１で表わされ
るとすると、主記憶ユニット１−ＯＫはビット２６ない
し２８がｒｏｏｏＪのアドレスで割当てられ、主記憶ユ
ニット１−１にはビット２６ないし２８がｒｏｏｌＪの
アドレスで割当てられ、同様に主記憶ユニツ）１−７に
はビット２６ないし詔がｒｌｌｌＪのアドレスで割当て
られている。記憶アクセス制御装置２−４ （九ソし、
４＝＝０．１・・・・・・・・・ ７）は主記憶ユニッ
ト１−イにｌｑｌの対応ｔなすものである。ＭＳストア
ーデータ・レジスタ１１−４には主記憶ユニット１−（
に書込むべきデータがセットされる。ＥＣＣ回−路１２
はＥＣＣコ、−ドの生成およびＥＣＣチェックを行い得
るものである。このＥＣＣ回路１２は実際には８バイト
・データに対するＥＣＣ回路が８個あるものと考えて良
い。マージ回路１３は、主記憶ユニットから読出され九
データとストアすべきデータとをマージするものである
。このマージ回路１３も８バイト・データに対するマー
ジ回路が８個存在するものと考えて良い。さきに述べた
ように、主記憶制御ユニット３とベクトル演算ユニット
４との間には８バイト幅の８本のバス線Ｂが設けられて
いる。各ＶＵス）７ｅデーｆｉｌｌ／ジ、（夕１４−０
．１４−１ 。
るとすると、主記憶ユニット１−ＯＫはビット２６ない
し２８がｒｏｏｏＪのアドレスで割当てられ、主記憶ユ
ニット１−１にはビット２６ないし２８がｒｏｏｌＪの
アドレスで割当てられ、同様に主記憶ユニツ）１−７に
はビット２６ないし詔がｒｌｌｌＪのアドレスで割当て
られている。記憶アクセス制御装置２−４ （九ソし、
４＝＝０．１・・・・・・・・・ ７）は主記憶ユニッ
ト１−イにｌｑｌの対応ｔなすものである。ＭＳストア
ーデータ・レジスタ１１−４には主記憶ユニット１−（
に書込むべきデータがセットされる。ＥＣＣ回−路１２
はＥＣＣコ、−ドの生成およびＥＣＣチェックを行い得
るものである。このＥＣＣ回路１２は実際には８バイト
・データに対するＥＣＣ回路が８個あるものと考えて良
い。マージ回路１３は、主記憶ユニットから読出され九
データとストアすべきデータとをマージするものである
。このマージ回路１３も８バイト・データに対するマー
ジ回路が８個存在するものと考えて良い。さきに述べた
ように、主記憶制御ユニット３とベクトル演算ユニット
４との間には８バイト幅の８本のバス線Ｂが設けられて
いる。各ＶＵス）７ｅデーｆｉｌｌ／ジ、（夕１４−０
．１４−１ 。
・・・・・・・・・ １４−７の一方の入力は対応する
ベクトル演算ユニットからのパス線に接続されている。
ベクトル演算ユニットからのパス線に接続されている。
ＭＳ７エツチ・データ・レジスタ１５−（Ｋは主記憶ユ
ニット１−４から読出された８バイト・データがセット
されるＯｓ’ｃストア・データ・レジスタ１６−０ない
し１６−７は、スカラ演算ユニット５又はチャネル・プ
ロセッサ６から送られて米る８バイト−データがセット
される。スカラ演算ユニット５又はチャネル・プロセッ
サ６から送られて米た８バイトのストア・データｔ−８
Ｃストア・データ・レジスタ１６−〇ないし１６−７の
いずれにセットすべきかは、ストアリアドレスのビット
２６ないし四で定められる。例えば、ＳＣストア・デー
タ・レジスタ１６−２のストアーデータは、ＶＵストア
・データ・レジスタ１４−２、マージ回路１３．ＥＣＣ
回路１２、ＭＳストア・データ・レジスタ１１−２およ
び記憶アクセス制御装置２−２を介して主記憶二二ツト
１−２に書込まれる。
ニット１−４から読出された８バイト・データがセット
されるＯｓ’ｃストア・データ・レジスタ１６−０ない
し１６−７は、スカラ演算ユニット５又はチャネル・プ
ロセッサ６から送られて米る８バイト−データがセット
される。スカラ演算ユニット５又はチャネル・プロセッ
サ６から送られて米た８バイトのストア・データｔ−８
Ｃストア・データ・レジスタ１６−〇ないし１６−７の
いずれにセットすべきかは、ストアリアドレスのビット
２６ないし四で定められる。例えば、ＳＣストア・デー
タ・レジスタ１６−２のストアーデータは、ＶＵストア
・データ・レジスタ１４−２、マージ回路１３．ＥＣＣ
回路１２、ＭＳストア・データ・レジスタ１１−２およ
び記憶アクセス制御装置２−２を介して主記憶二二ツト
１−２に書込まれる。
第２因のストア・データーパスを用いることＫより、ベ
クトル演算ユニット４からはｌサイクル毎に６４バイト
のストア・アクセスが可能である。スカラ演算ユニット
５およびチャネル・プロセッサ６のために６４バイトの
Ｓｃストア・データ・レジスタ１６−０ないし１６−７
が用意されているが、データのインタフェース幅が８バ
イトでるるため、１サイクル毎には８バイトのストア・
アクセスが可能である。アクセス要求元装置から要求さ
れるアクセスの種類はオペレージ嘗ン・コードで指定さ
れるが、その中でデータのアクセスに一関するものとし
ては１次のようなものがある。
クトル演算ユニット４からはｌサイクル毎に６４バイト
のストア・アクセスが可能である。スカラ演算ユニット
５およびチャネル・プロセッサ６のために６４バイトの
Ｓｃストア・データ・レジスタ１６−０ないし１６−７
が用意されているが、データのインタフェース幅が８バ
イトでるるため、１サイクル毎には８バイトのストア・
アクセスが可能である。アクセス要求元装置から要求さ
れるアクセスの種類はオペレージ嘗ン・コードで指定さ
れるが、その中でデータのアクセスに一関するものとし
ては１次のようなものがある。
（イ） ８バイト＠７エツチ
（ロ） ブロック番フェッチ（６４バイト）（ハ） ８
バイト−フル・７エツチ に） ８バイト部分ストア （ホ） ブロック彎ストア（６４バイト）本発明は書込
みに関するものであり、且つ８バイトのインタフェース
をもつスカラ演算ユニット５およびチャネル・プロセッ
サ６などによる上記（ハ）％に）、（ホ）のアクセスが
対象となる。８バイト−フル拳ストアおよびブロック・
ストアは主記憶へのアクセス起動時にストア・データを
送るだけであるので１問題となるのは８バイト幅のイン
ク７エースーパスの占有時間のみである０つまり、ブロ
ック・ストアでは８サイクルの間、アクセス要求元がバ
スを占有するので。
バイト−フル・７エツチ に） ８バイト部分ストア （ホ） ブロック彎ストア（６４バイト）本発明は書込
みに関するものであり、且つ８バイトのインタフェース
をもつスカラ演算ユニット５およびチャネル・プロセッ
サ６などによる上記（ハ）％に）、（ホ）のアクセスが
対象となる。８バイト−フル拳ストアおよびブロック・
ストアは主記憶へのアクセス起動時にストア・データを
送るだけであるので１問題となるのは８バイト幅のイン
ク７エースーパスの占有時間のみである０つまり、ブロ
ック・ストアでは８サイクルの間、アクセス要求元がバ
スを占有するので。
この間は次のストア・アクセスを禁止するような制御が
必要となる。
必要となる。
先に述べたように、８バイト部分ストアでは、最初にス
トアと同一領域のデータを主記憶から読出し、耽出し次
データとストアすべきデータをマージし、ＥＣＣコード
を生成した後にマージ・データとＥＣＣコードを主記憶
ヘスドアするというオペレージ■ンになる。従来技術に
おいては、この８バイト部分ストアのオペレージ嘗ンで
は、第２図のｓｃストアーデータ・レジスタ１６−０な
いし１６−７１ストアリアータが占有するので、上記（
ハ）ないしくホ）の全てのストア・アクセスが禁止され
てしまう。本発明は、この８バイト部分ストアのために
後に続くストア・アクセスが禁止される事態全出来るだ
け少なくするようにしたものである０ ！ｓ３図は本発明による制御機構の１例を示すものでる
る０＃Ｉ３図において、１７ａベクトル演算ユニツト用
ポート （以下、ＶＵボートという）、１８はスカシ演
算ユニット用ボート （以下、ＳＵホードという）、１
９はチャネル−プロセッサ用ポート（以下、ＣＨＰポー
トという）、加は優先回路、２１Ｈパイプライン、２２
はセレクタ、？β−Ｑないし２３−％はストア・バッフ
ァ０レジスタ、２４は一＆回路％語ないしｎはＯＲゲー
ト、２８はループバック回路、ｏｐｃはオペレージ■ン
・コード、ＡＤＤＲはアドレス情報、＋ＩＮＨＳＵ
８ＢＳＴａスカ２演算ユニツト５からの８バイト・スト
ア管禁止すること全指定する信号、＋ＩＮＨＣＨＰ
８Ｂ８Ｔはチャネル・プロセッサ６からの８バイト−ス
トアを禁止することを指定する信号、＋ＩＮＨＢＬＯＣ
Ｋ ５Ｔｔｌｊブロツク・ストアｔＩＮ止すること？
示す信号ｓ Ｖａないし覧はバリッド・ピッ）１−それ
ぞれ示している。なお、第３図の制御機構は主記憶制御
ユニット３内に設けられているもので６るＯ ＶＵポート１７にはベクトル演算ユニット４からのオペ
レージ嘗ン・コードＯＰＣおよびアドレス情報がセット
され、ＳＵボート１８にはスヵ９ 演算ユニット５から
のオペレージ冒ン・コードＯＰＣおよびアドレス情報Ａ
ＤＤＲがセットされ、ＣＨＰボー） １９にはチャネル
−プロセッサ６からのオペレージ１ン・コードＯＰＣお
よびアドレス情報ＡＤＤＲがセットされる。優先回路器
には、ベクトル演算ユニット４からのアクセス要求、ス
カラ演算ユニット５からのアクセス要求、チャネル・プ
ロセッサ６からのアクセス要求およびループバック回路
あからのループバック要求が入力され、優先回路器はこ
れらの要求の中から所定の規準圧したがりて１個の要求
を選択する。パイプライン２１は複数段のステージを有
しており、入力さ゛れ九アドレス情報訃よび制御情報は
順々にシフトされて行き、各ステージでは所定の処理が
行われる。セレクタ２２には、ＳＵデポ−１８のアドレ
ス情報の一部およびＣＨＰボー） １９のアドレス情報
の一部が入力され、優先回路器からの制御指令に基づい
てその内の１個を選択する。優先選択回路器は。
トアと同一領域のデータを主記憶から読出し、耽出し次
データとストアすべきデータをマージし、ＥＣＣコード
を生成した後にマージ・データとＥＣＣコードを主記憶
ヘスドアするというオペレージ■ンになる。従来技術に
おいては、この８バイト部分ストアのオペレージ嘗ンで
は、第２図のｓｃストアーデータ・レジスタ１６−０な
いし１６−７１ストアリアータが占有するので、上記（
ハ）ないしくホ）の全てのストア・アクセスが禁止され
てしまう。本発明は、この８バイト部分ストアのために
後に続くストア・アクセスが禁止される事態全出来るだ
け少なくするようにしたものである０ ！ｓ３図は本発明による制御機構の１例を示すものでる
る０＃Ｉ３図において、１７ａベクトル演算ユニツト用
ポート （以下、ＶＵボートという）、１８はスカシ演
算ユニット用ボート （以下、ＳＵホードという）、１
９はチャネル−プロセッサ用ポート（以下、ＣＨＰポー
トという）、加は優先回路、２１Ｈパイプライン、２２
はセレクタ、？β−Ｑないし２３−％はストア・バッフ
ァ０レジスタ、２４は一＆回路％語ないしｎはＯＲゲー
ト、２８はループバック回路、ｏｐｃはオペレージ■ン
・コード、ＡＤＤＲはアドレス情報、＋ＩＮＨＳＵ
８ＢＳＴａスカ２演算ユニツト５からの８バイト・スト
ア管禁止すること全指定する信号、＋ＩＮＨＣＨＰ
８Ｂ８Ｔはチャネル・プロセッサ６からの８バイト−ス
トアを禁止することを指定する信号、＋ＩＮＨＢＬＯＣ
Ｋ ５Ｔｔｌｊブロツク・ストアｔＩＮ止すること？
示す信号ｓ Ｖａないし覧はバリッド・ピッ）１−それ
ぞれ示している。なお、第３図の制御機構は主記憶制御
ユニット３内に設けられているもので６るＯ ＶＵポート１７にはベクトル演算ユニット４からのオペ
レージ嘗ン・コードＯＰＣおよびアドレス情報がセット
され、ＳＵボート１８にはスヵ９ 演算ユニット５から
のオペレージ冒ン・コードＯＰＣおよびアドレス情報Ａ
ＤＤＲがセットされ、ＣＨＰボー） １９にはチャネル
−プロセッサ６からのオペレージ１ン・コードＯＰＣお
よびアドレス情報ＡＤＤＲがセットされる。優先回路器
には、ベクトル演算ユニット４からのアクセス要求、ス
カラ演算ユニット５からのアクセス要求、チャネル・プ
ロセッサ６からのアクセス要求およびループバック回路
あからのループバック要求が入力され、優先回路器はこ
れらの要求の中から所定の規準圧したがりて１個の要求
を選択する。パイプライン２１は複数段のステージを有
しており、入力さ゛れ九アドレス情報訃よび制御情報は
順々にシフトされて行き、各ステージでは所定の処理が
行われる。セレクタ２２には、ＳＵデポ−１８のアドレ
ス情報の一部およびＣＨＰボー） １９のアドレス情報
の一部が入力され、優先回路器からの制御指令に基づい
てその内の１個を選択する。優先選択回路器は。
選択したアクセス要求がスカラ演算ユニーット５からの
８バイト部分ストア要求であるときＫはＳＵボートのア
ドレス管選択するように指令し。
８バイト部分ストア要求であるときＫはＳＵボートのア
ドレス管選択するように指令し。
選択されたアクセス要求がチャネル・プロセッサ６から
の８バイト部分ストアであるときはＣＨＰボー） １９
のアドレスを選択するように指令する。ストア・バッフ
ァ・レジスタ２３−０ないし２３−％は１部分スト１に
よる読出しからマージまでの間、ＳＣストアーデータ・
レジスタ１６−０ないし１６−７の中のいずれのＳＣス
トア・データ・レジスタをストアーデータが占有してい
るかを記憶するレジスタであり、その内容は位置を記憶
する３ビツトのデータと有効性を示すバリッド・ビット
Ｖから構成されている。なお１図示の例では詔は１≦悌
≦６とされる。
の８バイト部分ストアであるときはＣＨＰボー） １９
のアドレスを選択するように指令する。ストア・バッフ
ァ・レジスタ２３−０ないし２３−％は１部分スト１に
よる読出しからマージまでの間、ＳＣストアーデータ・
レジスタ１６−０ないし１６−７の中のいずれのＳＣス
トア・データ・レジスタをストアーデータが占有してい
るかを記憶するレジスタであり、その内容は位置を記憶
する３ビツトのデータと有効性を示すバリッド・ビット
Ｖから構成されている。なお１図示の例では詔は１≦悌
≦６とされる。
２ （ｓ＋１）個の一致回路２４＃′ｉ、ＳＵポー）
１８の所定ビット位置のアドレス情報と一致するもの
がストア・バッファ・レジスタ２３−ｏないし２３−悌
の中に存在するか否か調べると共に、 ＣＨＰポー）
１９の所定のビット位置のアドレス情報と一致するもの
がストアーバッファ・レジスタ２３−０ないし２３−％
の中に存在するか否かを調べるものである。ＳＵデポ−
１８の所定のビット位置のアドレスと一致するものがス
トア・バッファ書レジスタ２３−０ないし２３−ｓの中
に存在する場合には、ＯＲゲート２６は論理「ｌＪｔ出
力し、この結果、スカラ演算ユニット５かもの８バイト
・ストアは禁止される。また、ＣＭＰｙＮ−）１９の所
定のビット位置のアドレス情報と一致するものがストア
・バッファ・レジスタ２３−０ないし２３−％の中に存
在する場合には。
１８の所定ビット位置のアドレス情報と一致するもの
がストア・バッファ・レジスタ２３−ｏないし２３−悌
の中に存在するか否か調べると共に、 ＣＨＰポー）
１９の所定のビット位置のアドレス情報と一致するもの
がストアーバッファ・レジスタ２３−０ないし２３−％
の中に存在するか否かを調べるものである。ＳＵデポ−
１８の所定のビット位置のアドレスと一致するものがス
トア・バッファ書レジスタ２３−０ないし２３−ｓの中
に存在する場合には、ＯＲゲート２６は論理「ｌＪｔ出
力し、この結果、スカラ演算ユニット５かもの８バイト
・ストアは禁止される。また、ＣＭＰｙＮ−）１９の所
定のビット位置のアドレス情報と一致するものがストア
・バッファ・レジスタ２３−０ないし２３−％の中に存
在する場合には。
ＯＲグー）２７が論理ｒｔ、、を出力し、この結果。
チャネル・プロセッサ６からの８バイト・ストアは禁止
される。バリッド・ビット鳩ないし鴇の中の少なくとも
１個が論理「１」となると。
される。バリッド・ビット鳩ないし鴇の中の少なくとも
１個が論理「１」となると。
ＯＲゲート６は論理「１」を出力し、この結果、スカラ
演算ユニット５又はチャネル・プロセッサ６からのブロ
ック・ストアは禁止される。
演算ユニット５又はチャネル・プロセッサ６からのブロ
ック・ストアは禁止される。
次に第３図の動作を説明する。例えば、最初の部分スト
アの起動時にその部分アドレス情報がストア・バッファ
・レジスタ２３−ＯＫ登録され、バリッド・ビットＶｏ
が「１」とされる。スカラ演算ユニット５が８バイト・
フル・ストアを要求すると、そのアクセス要求はＳＵボ
ート１８にセットされ、ｔ＋、チャネル・プロセッサ６
が８バイト・フル・ストア管要求したとすると、そのア
クセス要求はＣＨＰボート１９にセットされる。ＳＵデ
ポ−１８の所定ビット位置の部分アドレス情報とストア
、・バッファ・レジスタ２３−００アドレス情報とが一
致すると、ＯＲゲート２６は論理「１」を出力し、この
結果、スカラ演算ユニット５０８バイト・フル・ストア
はバリッド・ビットＶＯが「０」になるまで禁止される
。同様に、ＣＨＰポー） １９の所定ピッ”ト位置のア
ドレス情報とストア・バッファ・レジスタ２３−０のア
ドレス情報とが一致すると、ＯＲゲート２７は論理「１
」を出力し、この結果、チャネル・プロセッサ６の８バ
イト・フル・ストアはバリッド・ビット焉が「０」にな
るまで禁止される。ＯＲゲート２６が論理「０」を出力
しているときは、ＳＵデボ−１８の８バイト・フルース
トア要求は、優先順位が最も高くなりた時に優先回路器
によりて選択され、パイプライン２１に取込まれる。こ
れにより％子カク演算二品ット５からの８バイト・フル
・ストアが実行される。ＯＲゲートがか論理「０」の場
合Ｉ／ｃ框。
アの起動時にその部分アドレス情報がストア・バッファ
・レジスタ２３−ＯＫ登録され、バリッド・ビットＶｏ
が「１」とされる。スカラ演算ユニット５が８バイト・
フル・ストアを要求すると、そのアクセス要求はＳＵボ
ート１８にセットされ、ｔ＋、チャネル・プロセッサ６
が８バイト・フル・ストア管要求したとすると、そのア
クセス要求はＣＨＰボート１９にセットされる。ＳＵデ
ポ−１８の所定ビット位置の部分アドレス情報とストア
、・バッファ・レジスタ２３−００アドレス情報とが一
致すると、ＯＲゲート２６は論理「１」を出力し、この
結果、スカラ演算ユニット５０８バイト・フル・ストア
はバリッド・ビットＶＯが「０」になるまで禁止される
。同様に、ＣＨＰポー） １９の所定ピッ”ト位置のア
ドレス情報とストア・バッファ・レジスタ２３−０のア
ドレス情報とが一致すると、ＯＲゲート２７は論理「１
」を出力し、この結果、チャネル・プロセッサ６の８バ
イト・フル・ストアはバリッド・ビット焉が「０」にな
るまで禁止される。ＯＲゲート２６が論理「０」を出力
しているときは、ＳＵデボ−１８の８バイト・フルース
トア要求は、優先順位が最も高くなりた時に優先回路器
によりて選択され、パイプライン２１に取込まれる。こ
れにより％子カク演算二品ット５からの８バイト・フル
・ストアが実行される。ＯＲゲートがか論理「０」の場
合Ｉ／ｃ框。
ＣＵＰポートの８バイト・フルーストア要求がパイプラ
イン２１によって取込まれ、チャネル・プロセッサ６の
８バイト＠フル・ストアが実行される。
イン２１によって取込まれ、チャネル・プロセッサ６の
８バイト＠フル・ストアが実行される。
スカラ演算ユニット５が８バイト部分ストア管要求する
と、８バイト部分ストア要求が８Ｕボー） １８にセッ
トされる。ＳＵデポ−１８の所定ビット位置の部分アド
レス情報とストア・バッファ会レジスタ２３−Ｏのアド
レス情報とが不一致の場合にはＯＲゲート２６は論理「
０」を出力する。ＯＲゲート２６が８バイト・ストアを
許可する信号を出力しているので、ＳＵポート１８の８
バイト部分ストア要求は優先回路２（ｌ介してパイプラ
イン２１に入力され、８バイト部分ストアのオペレージ
曹ンが実行される。この際、既にストア・バッファ・レ
ジスタ２３−〇に登録されている内容はストア・バッフ
ァ・レジスタ２３−１に移され、新たに実行が開始され
た８バイト部分ストア要求のアドレス情報の一部はスト
ア嗜バッファ・レジスタ２３−０に書込まれ、バリッド
・ビットＶ、が論理「１」とされる。このことから、複
数のストア・バッファ・レジスタ２３−Ｏないし２３−
ｍ（惰≦ｓ）［８バイト部分ストア関連情報が登録され
ている状態では、番号の最も大きいストア・バッファ・
レジスタ２３−惰の内容が最も古い時期に登録されたこ
とになる。従って、８バイト部分ストアから起動された
主記憶からの読出しが終了し友時点で、バリッド・ビッ
トが論理「１」のストア・バッファ・レジスタ群の中の
番号の最も大きいストア・バッファ・レジスタのバリッ
ド・ビット會論理「０」にすれば良い。
と、８バイト部分ストア要求が８Ｕボー） １８にセッ
トされる。ＳＵデポ−１８の所定ビット位置の部分アド
レス情報とストア・バッファ会レジスタ２３−Ｏのアド
レス情報とが不一致の場合にはＯＲゲート２６は論理「
０」を出力する。ＯＲゲート２６が８バイト・ストアを
許可する信号を出力しているので、ＳＵポート１８の８
バイト部分ストア要求は優先回路２（ｌ介してパイプラ
イン２１に入力され、８バイト部分ストアのオペレージ
曹ンが実行される。この際、既にストア・バッファ・レ
ジスタ２３−〇に登録されている内容はストア・バッフ
ァ・レジスタ２３−１に移され、新たに実行が開始され
た８バイト部分ストア要求のアドレス情報の一部はスト
ア嗜バッファ・レジスタ２３−０に書込まれ、バリッド
・ビットＶ、が論理「１」とされる。このことから、複
数のストア・バッファ・レジスタ２３−Ｏないし２３−
ｍ（惰≦ｓ）［８バイト部分ストア関連情報が登録され
ている状態では、番号の最も大きいストア・バッファ・
レジスタ２３−惰の内容が最も古い時期に登録されたこ
とになる。従って、８バイト部分ストアから起動された
主記憶からの読出しが終了し友時点で、バリッド・ビッ
トが論理「１」のストア・バッファ・レジスタ群の中の
番号の最も大きいストア・バッファ・レジスタのバリッ
ド・ビット會論理「０」にすれば良い。
スカラ演算ユニット５およびチャネル・プロセッサ６か
らのブロック・ストア・アクセスはＳＣストア・データ
・バッファ１６−０ないし１６−７の全てを使用するの
で、バリッド・ビットｖｏないし隻の全てが論理「０」
Ｋなるまで禁止される。
らのブロック・ストア・アクセスはＳＣストア・データ
・バッファ１６−０ないし１６−７の全てを使用するの
で、バリッド・ビットｖｏないし隻の全てが論理「０」
Ｋなるまで禁止される。
（６）発明の効果
以上の説明から明らかなように１本発明べよれば、主記
憶ユニットと、主記憶制御ユニットと、該主記憶制御ユ
ニットに接続されたアクセス幅の異なる複数の処理装置
とｔ有するデータ処理システムにおいて、アクセス幅の
小さい処理装置のストア要求を効率的に処理することが
出来る。
憶ユニットと、主記憶制御ユニットと、該主記憶制御ユ
ニットに接続されたアクセス幅の異なる複数の処理装置
とｔ有するデータ処理システムにおいて、アクセス幅の
小さい処理装置のストア要求を効率的に処理することが
出来る。
【図面の簡単な説明】
第１図は科学用計算機システムの１例金示す図、第２図
は本発明によるストア・データ・バスの１実施例のブロ
ック図、第３図は本発明による制御機構の１実施例のブ
ロック図でめる。 １−０ないし１−７・・・主記憶ユニット、２−０ない
し２−７・・・記憶アクセス制御装置、３・・・主記憶
制御ユニット、４・・・ベクトル演算ユニット、５・・
・スカラ演算ユニット、６・・・チャネル・プロセッサ
、７・・・チャネル制御装置、８・・・チャネル％９・
・・システム・コンソール・インタフェースおよびシス
テム電力制御装置％ＩＮＴＬＶ・・・インタリーブ、Ｂ
・・・８バイトのバス線、１１−０ないり、１１−７・
・・８バイトの主記憶ストア・データ・レジスタ、 １
２・・・ＥＣＣ回路、１３・・・マージ回路、１４−０
ないし１４−７・・・８バイトのベクトル演算ユニット
用ストア・データ・レジスタ、１５−０ないし１５−７
・・・主記憶７エツチ・データのレジスタ、１６−０な
いし１６−７・・・スカラ演算ユニットおよびチャネル
・プロセッサ用ストア・データ・レジスタ、 １７・・
・ベクトル演算ユニット用ボート、１８・・・スカシ演
算ユニット用ボー）、１９・・・チャネル・プロセッサ
用ポート。 加・・・優先回路、２１・・・パイプライン％２２・・
・セレクタ。 ２３−０ないし２３−舊・・・ストア・バッファ・レジ
スタ、２４・・・一致回路、２５ないし２７・・・ＯＲ
ゲート、２８・・・ループバック回路。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部
は本発明によるストア・データ・バスの１実施例のブロ
ック図、第３図は本発明による制御機構の１実施例のブ
ロック図でめる。 １−０ないし１−７・・・主記憶ユニット、２−０ない
し２−７・・・記憶アクセス制御装置、３・・・主記憶
制御ユニット、４・・・ベクトル演算ユニット、５・・
・スカラ演算ユニット、６・・・チャネル・プロセッサ
、７・・・チャネル制御装置、８・・・チャネル％９・
・・システム・コンソール・インタフェースおよびシス
テム電力制御装置％ＩＮＴＬＶ・・・インタリーブ、Ｂ
・・・８バイトのバス線、１１−０ないり、１１−７・
・・８バイトの主記憶ストア・データ・レジスタ、 １
２・・・ＥＣＣ回路、１３・・・マージ回路、１４−０
ないし１４−７・・・８バイトのベクトル演算ユニット
用ストア・データ・レジスタ、１５−０ないし１５−７
・・・主記憶７エツチ・データのレジスタ、１６−０な
いし１６−７・・・スカラ演算ユニットおよびチャネル
・プロセッサ用ストア・データ・レジスタ、 １７・・
・ベクトル演算ユニット用ボート、１８・・・スカシ演
算ユニット用ボー）、１９・・・チャネル・プロセッサ
用ポート。 加・・・優先回路、２１・・・パイプライン％２２・・
・セレクタ。 ２３−０ないし２３−舊・・・ストア・バッファ・レジ
スタ、２４・・・一致回路、２５ないし２７・・・ＯＲ
ゲート、２８・・・ループバック回路。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部
Claims (1)
- 【特許請求の範囲】 Ｐ個の主記憶ユニットと、主記憶制御ユニットと、誼上
記憶制御エニツ）Ｋ接続され且つＰＸＱバイトのデータ
を一度にアクセスできるアクセス幅の大きい処理装置と
、該主記憶制御ユニツ）Ｋ接続され且つＱバイトのデー
タ管一度にアクセスできるアクセス幅の小さい処理装置
とを具備すると共に、上記主記憶制御ユニットの中和は
、Ｑバイト幅“のＰ個のストア・データＯレジスタから
構成されたアクセス幅の小さい処理装置用のストア・デ
ータ・レジスタ群が設けられ、上記Ｐ個のストア・デー
タ・レジスタのそれぞれは上記Ｐ個の主記憶ユニットの
それぞれと１対１に対応づけられ、上記アクセス幅の小
さい処理装置からのストア０データがストア・アドレス
に従って上記ストア・データ・レジスタ群の中の１個の
ストア・データ・レジスタにセットされるようＫなった
データ処理システムにおいて、上記主記憶制御ユニット
の中に１％個のストアーバッファ・レジスタと。 上記アクセス幅の小さい処理装置からの部分ストア要求
が受入れられ九時に当該部分ストア要求のストア・デー
タがセットされる上記ストア・データ・レジスタの位置
情報を上記負側のストア・バッファ・レジスタの中の１
個に登録する使用中ストア書データーレジスタ位置登録
手段と、上記アクセス幅の小さい処理装置のストア要求
と上記負側のストア・バッファ・レジスタの内容とを比
較し上記ストア要求が使用中のストア・データ・レジス
タの使用ｆ’ｌ求し、ている場合にはストア禁止信号を
生成するストア禁止信号生成手段とを備えることｔ％徴
とする主記憶書込み制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19674781A JPS6047621B2 (ja) | 1981-12-09 | 1981-12-09 | 主記憶書込み制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19674781A JPS6047621B2 (ja) | 1981-12-09 | 1981-12-09 | 主記憶書込み制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5899860A true JPS5899860A (ja) | 1983-06-14 |
| JPS6047621B2 JPS6047621B2 (ja) | 1985-10-22 |
Family
ID=16362929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19674781A Expired JPS6047621B2 (ja) | 1981-12-09 | 1981-12-09 | 主記憶書込み制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6047621B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0338212U (ja) * | 1989-08-25 | 1991-04-12 |
-
1981
- 1981-12-09 JP JP19674781A patent/JPS6047621B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6047621B2 (ja) | 1985-10-22 |
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