JPH0438560A - ストアデータ転送方式 - Google Patents
ストアデータ転送方式Info
- Publication number
- JPH0438560A JPH0438560A JP14575890A JP14575890A JPH0438560A JP H0438560 A JPH0438560 A JP H0438560A JP 14575890 A JP14575890 A JP 14575890A JP 14575890 A JP14575890 A JP 14575890A JP H0438560 A JPH0438560 A JP H0438560A
- Authority
- JP
- Japan
- Prior art keywords
- vector
- data
- data processing
- store data
- buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000013598 vector Substances 0.000 claims abstract description 70
- 239000000872 buffer Substances 0.000 claims abstract description 31
- 238000000034 method Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 6
- 230000004044 response Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Multi Processors (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ストアデータ転送方式に関し、特に、複数の
データ処理部から構成され、且つ、ベクトルストアデー
タバッファを備えたデータ処理装置において、ベクトル
ストアデータハ・ソファ・へのストアデータの書込み制
御に関する。
データ処理部から構成され、且つ、ベクトルストアデー
タバッファを備えたデータ処理装置において、ベクトル
ストアデータハ・ソファ・へのストアデータの書込み制
御に関する。
従来のデータ処理装置について図面を参照して説明する
。
。
第４図は従来例のデータ処理装置のブロック図、第５図
は従来例のデータフローのタイミングを表わすタイムチ
ャートである。
は従来例のデータフローのタイミングを表わすタイムチ
ャートである。
第４図において、従来例のデータ処理装置は、データ処
理部Ａ２１、データ処理部Ｂ２２、メモリアクセス制御
部２３、主記憶装置２４とから構成され、データ処理部
Ａ２１はベクトルレジスタＡ２５を、データ処理部Ｂ２
２はへクトルレジスタＢ２６を有しており、メモリアク
セス制御部２３はデータ処理部Ａ２１のベクトルレジス
タＡ２５に対応してベクトルストアデータバッファＡ２
７を、データ処理部Ｂ２２のベクトルレジスタＢ２６に
対応じてベクトルストアデータバッファＢ２８を有して
いる。
理部Ａ２１、データ処理部Ｂ２２、メモリアクセス制御
部２３、主記憶装置２４とから構成され、データ処理部
Ａ２１はベクトルレジスタＡ２５を、データ処理部Ｂ２
２はへクトルレジスタＢ２６を有しており、メモリアク
セス制御部２３はデータ処理部Ａ２１のベクトルレジス
タＡ２５に対応してベクトルストアデータバッファＡ２
７を、データ処理部Ｂ２２のベクトルレジスタＢ２６に
対応じてベクトルストアデータバッファＢ２８を有して
いる。
ここで、ベクトルデータストア時、信号線２゜６を介し
て主記憶装置２４の指示により、メモリアクセス制御部
２３は、信号線２０３．２０４を介してデータ処理部Ａ
２１またはＢ２２へ、ベクトルレジスタの読出し指示を
出す。
て主記憶装置２４の指示により、メモリアクセス制御部
２３は、信号線２０３．２０４を介してデータ処理部Ａ
２１またはＢ２２へ、ベクトルレジスタの読出し指示を
出す。
このデータ処理部Ａ２１．Ｂ２２はベクトルレジスタの
読出し命令を受けると、データ処理部Ａ２１、Ｂ２２毎
に対応したメモリアクセス制御部２３内の各ベクトルス
トアデータバッファ２７゜２８に、各々のデータ処理部
Ａ２１．Ｂ２２内のベクトルレジスタＡ２５．Ｂ２６か
ら信号線２０１．２０２を介して送信されてきたデータ
を保存する。
読出し命令を受けると、データ処理部Ａ２１、Ｂ２２毎
に対応したメモリアクセス制御部２３内の各ベクトルス
トアデータバッファ２７゜２８に、各々のデータ処理部
Ａ２１．Ｂ２２内のベクトルレジスタＡ２５．Ｂ２６か
ら信号線２０１．２０２を介して送信されてきたデータ
を保存する。
そして、信号線２０５を通して主記憶装置２４へのデー
タ転送の調整を行う。
タ転送の調整を行う。
この時の、データの流れのタイミングは第５図のタイム
チャートに示すようにデータ処理部Ａ２１のベクトルレ
ジスタＡ２５から読出されたベクトルデータａ。は２Ｔ
（クロックサイクル）後にメモリアクセス制御部２３の
ベクトルストアデータバッファＡ２７へ書込まれる。そ
して、同しタイミングでデータ処理部Ｂ２２のベクトル
レジスタＢ２６から読出されたベクトルデータｂ。はベ
クトルデータａ。と同じように２Ｔｌ＆にメモリアクセ
ス制御部２３のベクトルデータバッファＢ２８へ書込ま
れる。
チャートに示すようにデータ処理部Ａ２１のベクトルレ
ジスタＡ２５から読出されたベクトルデータａ。は２Ｔ
（クロックサイクル）後にメモリアクセス制御部２３の
ベクトルストアデータバッファＡ２７へ書込まれる。そ
して、同しタイミングでデータ処理部Ｂ２２のベクトル
レジスタＢ２６から読出されたベクトルデータｂ。はベ
クトルデータａ。と同じように２Ｔｌ＆にメモリアクセ
ス制御部２３のベクトルデータバッファＢ２８へ書込ま
れる。
同様に、２Ｔ毎にベクトルａｌ 、 ｂｌ 、ａ３１）
２− ａ３ 、 ｂ３が各々ベクトルレジスタＡ、 Ｂ
から読出されてベクトルデータバッファＡ、Ｂへ書込ま
れるようになっている。
２− ａ３ 、 ｂ３が各々ベクトルレジスタＡ、 Ｂ
から読出されてベクトルデータバッファＡ、Ｂへ書込ま
れるようになっている。
上述した従来のストアデータ転送方式では、主記憶装置
へベクトルデータをストアする場合は、主記憶装置のス
ループットを高めるために主記憶装置へのアクセスパス
をフルに使うようにする。
へベクトルデータをストアする場合は、主記憶装置のス
ループットを高めるために主記憶装置へのアクセスパス
をフルに使うようにする。
そのためにベクトルストアデータバッファを設け、バッ
ファに半分以上のデータが入るまで主記憶装置へのアク
セス開始を行えないようにしている。
ファに半分以上のデータが入るまで主記憶装置へのアク
セス開始を行えないようにしている。
そこで、従来のようにデータ処理部毎に対応するような
ストアバッファを設けるとデータ処理装置の数が増えれ
ば、それだけストアバッファの受は口のビット数を増さ
なければならなくなるため、チップ数か増加してしまう
という欠点がある。
ストアバッファを設けるとデータ処理装置の数が増えれ
ば、それだけストアバッファの受は口のビット数を増さ
なければならなくなるため、チップ数か増加してしまう
という欠点がある。
ベクトルレジスタを含む複数のデータ処理部と、ストア
データを格納するベクトルストアデータバッファｆ！：
含むメモリアクセス制御部と、主記憶装置とから構成さ
れるデータ処理装置において、各データ処理部のベクト
ルレジスタから読出されたストアデータをメモリアクセ
ス制御部内において時分割方式でベクトルストアデータ
バッファへ書込むことを特徴としている。
データを格納するベクトルストアデータバッファｆ！：
含むメモリアクセス制御部と、主記憶装置とから構成さ
れるデータ処理装置において、各データ処理部のベクト
ルレジスタから読出されたストアデータをメモリアクセ
ス制御部内において時分割方式でベクトルストアデータ
バッファへ書込むことを特徴としている。
〔実施例」
本発明の実施例について図面に基づいて説明する。
第１図は本発明の一実施例のデータ処理装置のブロック
図、第２図は本実施例のメモリアクセス制御部の詳細な
ブロック図、第３図は本実施例のデータフローのタイミ
ングを表わすタイムチャートである。
図、第２図は本実施例のメモリアクセス制御部の詳細な
ブロック図、第３図は本実施例のデータフローのタイミ
ングを表わすタイムチャートである。
第１図において、本実施例のデータ処理装置は、データ
処理部Ａ１１、データ処理部Ｂ１２、メモリアクセス制
御部１３、主記憶装置１４とから構成され、データ処理
部ＡｌｌはベクトルレジスタＡ１５を、データ処理部Ｂ
１２はベクトルレジスタＢ１６を有しており、メモリア
クセス制御部１３はデータ処理部Ａｌｌのベクトルレジ
スタＡ１５およびデータ処理部Ｂ１２のベクトルレジス
タＢ１６のそれぞれに対応してベクトルストアデータバ
ッファ１７を有している。
処理部Ａ１１、データ処理部Ｂ１２、メモリアクセス制
御部１３、主記憶装置１４とから構成され、データ処理
部ＡｌｌはベクトルレジスタＡ１５を、データ処理部Ｂ
１２はベクトルレジスタＢ１６を有しており、メモリア
クセス制御部１３はデータ処理部Ａｌｌのベクトルレジ
スタＡ１５およびデータ処理部Ｂ１２のベクトルレジス
タＢ１６のそれぞれに対応してベクトルストアデータバ
ッファ１７を有している。
ここで、ベクトルデータストア時、信号線１０６を介し
ての主記憶装置１４の指示により、メモリアクセス制御
部１３は、データ処理部ＡｌｌまたはＢ１２へ、信号線
１０３，１０４を介してベクトルレジスタの読出し指示
を出す。
ての主記憶装置１４の指示により、メモリアクセス制御
部１３は、データ処理部ＡｌｌまたはＢ１２へ、信号線
１０３，１０４を介してベクトルレジスタの読出し指示
を出す。
データ処理部ＡｌｌまたはＢ１２は、ベクトルレジスタ
の読出し命令を受けると、ベクトルレジスタより２Ｔ（
クロックサイクル）毎に、ベクトルデータを信号線１０
１，１０２を介してメモリアクセス制御部１３へ転送す
る。
の読出し命令を受けると、ベクトルレジスタより２Ｔ（
クロックサイクル）毎に、ベクトルデータを信号線１０
１，１０２を介してメモリアクセス制御部１３へ転送す
る。
メモリアクセス制御部１３は、第２図に示すように選択
回路１８を内蔵しており、データ処理部Ａ１１．Ｂ１２
から転送されてきたベクトルデータを選択回路１８を使
って、第３図のタイムチャートに示す如く、最初のＩＴ
ではデータ処理部Ａｌｌから転送されてきたベクトルデ
ータａＯを、次のＩＴではデータ処理部Ｂ１２から転送
されてきたベクトルデータｂ。を、次のＩＴではデータ
処理部Ａｌｌから転送されてきたベクトルデータａ、を
それぞれ選択し、選択されたベクトルデータをＩＴ毎に
ベクトルストアデータバッファ１７へ信号線１０７を介
して書込む。
回路１８を内蔵しており、データ処理部Ａ１１．Ｂ１２
から転送されてきたベクトルデータを選択回路１８を使
って、第３図のタイムチャートに示す如く、最初のＩＴ
ではデータ処理部Ａｌｌから転送されてきたベクトルデ
ータａＯを、次のＩＴではデータ処理部Ｂ１２から転送
されてきたベクトルデータｂ。を、次のＩＴではデータ
処理部Ａｌｌから転送されてきたベクトルデータａ、を
それぞれ選択し、選択されたベクトルデータをＩＴ毎に
ベクトルストアデータバッファ１７へ信号線１０７を介
して書込む。
メモリアクセス制御部１３は、主記憶装置１４へのアク
セスパスの信号線１０５をフルに使えるようにするため
に、ベクトルストアデータバッファ１７にデータが半分
以上入るまで主記憶装置１４へのアクセスの開始を行わ
ないように制御する。
セスパスの信号線１０５をフルに使えるようにするため
に、ベクトルストアデータバッファ１７にデータが半分
以上入るまで主記憶装置１４へのアクセスの開始を行わ
ないように制御する。
メモリアクセス制御部１３はへクトルストアデータバッ
ファ１７にデータか半分以上入ったら、アドレスに基づ
いてベクトルデータをベクトルストアデータバッファ１
７より読出し、信号線１０５を介して主記憶装置１４へ
転送する。
ファ１７にデータか半分以上入ったら、アドレスに基づ
いてベクトルデータをベクトルストアデータバッファ１
７より読出し、信号線１０５を介して主記憶装置１４へ
転送する。
以上説明したように本発明によれは、ベクトルレジスタ
から読出されたベクトルデータを時分割方式でベクトル
ストアデータバッファへ書込むことにより、ベクトルス
トアデータバッファへの書込みを敏速に行い、従来と同
じようなスループットを出しなからベクトルストアデー
タバッファに用いるチップ数を減少させることができる
という効果がある。
から読出されたベクトルデータを時分割方式でベクトル
ストアデータバッファへ書込むことにより、ベクトルス
トアデータバッファへの書込みを敏速に行い、従来と同
じようなスループットを出しなからベクトルストアデー
タバッファに用いるチップ数を減少させることができる
という効果がある。
第１図は本発明の一実施例のデータ処理装置のブロック
図、第２図は本実施例のメモリアクセス制御部の詳細な
ブロック図、第３図は本実施例のデータフローのタイミ
ングを表わすタイムチャート、第４図は従来例のデータ
処理装置のブロック図、第５図は従来例のデータフロー
のタイミングを表わすタイムチャートである。 １１．２１・・・データ処理部Ａ、１２．２２・・・デ
ータ処理部Ｂ、１３．２３・・メモリアクセス制御部、
１４．２４・・・主記憶装置、１５．２５・・・ベクト
ルレジスタＡ、１６２６・・・ベクトルレジスタＢ、１
７・・・ベクトルストアデータバッファ、２７・・・ベ
クトルストアデータバ・・ｌファム、２８・・・ベクト
ルストアデータバッファＢ、１０１，１０２．１０３，
１０４，１０５． １０６，２０１゜２０２．２０３，
２０４，２０５，２０６・・・信号線。
図、第２図は本実施例のメモリアクセス制御部の詳細な
ブロック図、第３図は本実施例のデータフローのタイミ
ングを表わすタイムチャート、第４図は従来例のデータ
処理装置のブロック図、第５図は従来例のデータフロー
のタイミングを表わすタイムチャートである。 １１．２１・・・データ処理部Ａ、１２．２２・・・デ
ータ処理部Ｂ、１３．２３・・メモリアクセス制御部、
１４．２４・・・主記憶装置、１５．２５・・・ベクト
ルレジスタＡ、１６２６・・・ベクトルレジスタＢ、１
７・・・ベクトルストアデータバッファ、２７・・・ベ
クトルストアデータバ・・ｌファム、２８・・・ベクト
ルストアデータバッファＢ、１０１，１０２．１０３，
１０４，１０５． １０６，２０１゜２０２．２０３，
２０４，２０５，２０６・・・信号線。
Claims (1)
- 【特許請求の範囲】 ベクトルレジスタを含む複数のデータ処理部と、スト
アデータを格納するベクトルストアデータバッファを含
むメモリアクセス制御部と、主記憶装置とから構成され
るデータ処理装置において、 前記各データ処理部の前記ベクトルレジスタから読出さ
れたストアデータを前記メモリアクセス制御部内におい
て時分割方式で前記ベクトルストアデータバッファへ書
込むことを特徴とするストアデータ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14575890A JPH0438560A (ja) | 1990-06-04 | 1990-06-04 | ストアデータ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14575890A JPH0438560A (ja) | 1990-06-04 | 1990-06-04 | ストアデータ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0438560A true JPH0438560A (ja) | 1992-02-07 |
Family
ID=15392480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14575890A Pending JPH0438560A (ja) | 1990-06-04 | 1990-06-04 | ストアデータ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0438560A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52130259A (en) * | 1976-04-24 | 1977-11-01 | Fujitsu Ltd | Multi cpu circuit |
| JPS62120574A (ja) * | 1985-11-20 | 1987-06-01 | Fujitsu Ltd | ベクトル処理装置 |
-
1990
- 1990-06-04 JP JP14575890A patent/JPH0438560A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52130259A (en) * | 1976-04-24 | 1977-11-01 | Fujitsu Ltd | Multi cpu circuit |
| JPS62120574A (ja) * | 1985-11-20 | 1987-06-01 | Fujitsu Ltd | ベクトル処理装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7904641B2 (en) | Processor system using synchronous dynamic memory | |
| US5526508A (en) | Cache line replacing system for simultaneously storing data into read and write buffers having multiplexer which controls by counter value for bypassing read buffer | |
| JP2718254B2 (ja) | ベクトル処理装置 | |
| JP2618223B2 (ja) | シングルチツプマイクロコンピユータ | |
| JPH0438560A (ja) | ストアデータ転送方式 | |
| JP3145545B2 (ja) | メモリアクセス装置 | |
| JPH0546527A (ja) | デユアルポートメモリ回路 | |
| JPS60195661A (ja) | デ−タ処理システム | |
| JPH0351012B2 (ja) | ||
| JP2534321B2 (ja) | デ―タ転送制御方法及び装置 | |
| JP2778623B2 (ja) | プリフェッチ制御装置 | |
| JPH06103026A (ja) | メモリシステム | |
| JP2606824Y2 (ja) | マルチポートメモリ装置 | |
| JPS59188779A (ja) | ベクトル処理装置 | |
| JPH04333950A (ja) | 情報処理システム | |
| JPS6391756A (ja) | 記憶装置の部分書き込み命令処理方式 | |
| JPS60142450A (ja) | 記憶システム | |
| JPH0520253A (ja) | データ処理装置 | |
| JPH05210616A (ja) | コンピュータ装置 | |
| JPH06208539A (ja) | 高速データ転送方式 | |
| JPH0333951A (ja) | マイクロコンピュータシステム | |
| JPS6327795B2 (ja) | ||
| JPS61161560A (ja) | メモリ装置 | |
| JPS6326744A (ja) | マイクロプロセツサにおけるメモリバンク切り換え回路 | |
| JPH03184143A (ja) | メモリアクセス方式 |