JPH0351012B2 - - Google Patents

Description

【発明の詳細な説明】

〔産業上の利用分野〕 本発明は、データ処理装置におけるバツフア記
憶システムに係り、特にオペランドと、命令の為
に、別々のバツフア記憶装置とを備えたバツフア
記憶システムにおいて、オペランドストア時のデ
ータの更新性を正しく保障する為のバツフア記憶
制御方式に関する。 近年、データ処理装置の能力を向上させる為
に、各種の方式が考えられているが、その方式の
１つとして、パイプライン方式がある。この方式
は１つの命令実行シーケンスを、複数のフエーズ
に分けて、それらの各フエーズをそれぞれ実行す
る複数のステーシヨンを設け、各ステーシヨンが
独立に動けるように構成することによつて、複数
の命令を同時に処理しようとするものである。 通常、データ処理装置の中核となる中央処理装
置（以下CPUと云う）は第５図に示すように、
３つの機能ブロツク、即ちＩ−UNIT１，Ｅ−
UNIT２，Ｓ−UNIT３、とバツフア記憶装置
（BS）４とから構成されている。 Ｉ−UNIT１は命令を解読し、該CPUのパイ
プライン全体を制御する。Ｅ−UNIT２は演算を
行い、Ｓ−UNIT３はバツフア記憶装置（以下
BSと云う）４と主記憶装置（図示せず）へのア
クセスを制御するユニツトである。 上記CPUパイプラインの１例として、Ｉ−
UNIT１のパイプラインを第６図に示す。 １つの命令は、命令フエツチフエーズ（INST
FETCH）にBS４から読み出された後、φA〜φF
迄の６つのフエーズを通ることにより処理され
る。 各フエーズの１部は２つ、又は３つのサイクル
に分割されていて、各サイクルの処理分担は次の
通りである。 Ｉ：命令フエツチのアドレス計算。 Ｔ：当該命令のアドレスについて、アドレス変
換バツフア（TLB）、及びBS４のタグ部を
参照する。 Ｂ：BS４の読み出し。 Ｄ：命令の解読。 Ｒ：レジスタリード。 Ａ：オペランドフエツチのアドレス計算。 Ｔ：当該オペランドのアドレスについて、アド
レス変換バツフア（TLB）、及びBS４のタ
グ部をアクセスする。 Ｂ：BS４の読み出し。 Ｅ１：演算実行サイクル１。 Ｅ２：演算実行サイクル２。 Ｖ：チエツクサイクル。 Ｗ：演算結果の書き込みサイクル。 上記CPUパイプラインの中で、BS４へのアク
セスがどのように行われるかを示したものが第７
図であり、BS４を制御するＳ−UNIT３のパイ
プラインｂをＩ−UNIT１のパイプラインａと対
比させて示している。 本図から明らかなように、該Ｓ−UNIT３のパ
イプラインは、例えば、命令フエツチ、オペラン
ドフエツチ共に、４サイクルよりなり、各サイク
ルでの処理は次のようになつている。 Ｐ：BS４を使用する優先順位を決めるプライ
オリテイサイクル。 Ｔ：当該フエツチのアドレスについて、アドレ
ス変換バツフア（TLB）、及びBS４のタグ
部を参照する。 Ｂ：BS４の読み出し、書き込み。 Ｒ：アクセスの結果により、読み出しデータを
Ｉ−UNIT１、及びＥ−UNIT２へ送出する
リザルトサイクル。 この例の場合、BS４へのアクセスは、第７図
に示すように、１命令を処理するパイプラインの
中で、１サイクルとＡサイクルと、２回出されて
いる。 この為、該２つのBS４アクセスに衝突が起こ
るのを避ける為に、上記ＩサイクルとＡサイクル
とが重ならないように、２サイクルに１命令を処
理する構成となつている。この関係を第８図の斜
線で示している。 このパイプラインを用いたCPUにおいて、若
しも該パイプラインへの命令投入を毎サイクル行
えるように構成すれば、CPUの処理速度を２倍
に向上させることができる。 然しながら、毎サイクルパイプラインを起動す
るとなると、ＩサイクルとＡサイクルの衝突が起
こり、Ｉサイクル１回当たり２個の命令をフエツ
チすることができるとしても、該Ｉ−UNIT１の
パイプラインの処理能力は、1.5サイクルで１命
令しか実行できないことになる。 従つて、効率の良い毎サイクルパイプラインを
構成するのであれば、命令フエツチ用のBSと、
オペランドフエツチ用のBSとを分離して、それ
ぞれ独立に動作できる構造とする必要がある。 上記２つのBSを備えた場合に問題となるのは、
同一のブロツク（32バイト、或いは64バイト単
位）が、該２つのBSに存在した時の内容の一致
を図る制御である。 この問題は、２台のCPUが、それぞれ別個の
BSを持つている時のデータの一致をとる制御方
式に類似している。 〔従来の技術〕 第９図に、上記２つのBSを持つ従来方式の例
を示す。本図において、３１はオペランド実行ア
ドレスレジスタ（以下OERと云う）、３２はオペ
ランドアクセス用バツフア記憶装置（以下、オペ
ランドバツフア記憶ということがある）、３３は
オペランドワードレジスタ（以下OWRと云う）、
３４は命令実行レジスタ（以下IERと云う）、３
５は命令フエツチ用バツフア記憶装置（以下、命
令フエツチバツフア記憶ということがある）、３
６は命令ワードレジスタ（以下IWRと云う）、３
７はオペランドストアデータレジスタ（以下
OSDRと云う）、３８は命令ストアデータレジス
タ（以下ISDRと云う）である。 この従来例においては、Ｉ−UNIT１からのオ
ペランドフエツチのアドレスは、OER３１にセ
ツトされ、オペランドバツフア記憶３２がアクセ
スされ、読み出されたデータはOWR３３にセツ
トされてＥ−UNIT２へ送出される。 同様にして、命令フエツチアドレスは、IER３
４にセツトされ、命令フエツチバツフア記憶３５
からの読み出しデータは、IWR３６にセツトさ
れて、Ｉ−UNIT１に送出される。 上記オペランドストアアドレスは、OER１、
及びIER３４に同時にセツトされ、オペランドバ
ツフア記憶３２だけでなく、命令フエツチバツフ
ア記憶３５にも、当該アドレスのデータブロツク
が存在するか否かが調べられる。 これは、例えば、該データブロツクの先頭に命
令列が配置されていても、その後にデータが含ま
れている可能性があるからである。 そして、当該ブロツクが存在する時には、Ｅ−
UNIT２からのオペランドストアデータをOSDR
３７、及びISDR３８にセツトして、オペランド
バツフア記憶３２、及び命令フエツチバツフア記
憶３５の、当該アドレスのブロツクに書き込みを
行う。 他方、オペランドフエツチ、或いは命令フエツ
チの際に、当該バツフア記憶中に該当するアドレ
スが存在しない時には、図示していない主記憶装
置に対して当該アドレスのデータのブロツク転送
要求を出し、ブロツク転送されてきたデータがバ
ツフア記憶に書き込まれるように動作する。 〔発明が解決しようとする問題点〕 通常、情報処理装置には、前述のように、主記
憶装置と、中央処理装置（CPU）との速度差を
吸収する為に、ストアバツフアが設けられている
が、上記の従来方式において、上記ストアバツフ
アを使用していない場合は、Ｅ−UNITから送ら
れてきたストアデータを保持しておくことができ
ない為、オペランドストアの際に、オペランドバ
ツフア記憶３２をアクセスするＳ−UNIT３の
Ｐ，Ｔ，Ｂ，Ｒで示されるパイプラインと、命令
フエツチバツフア記憶をアクセスするＳ−UNIT
３のパイプラインとを、第１０図に示すように同
期させなければならない問題がある。 即ち、本図のに示すように、Pop，Pifとも
該プライオリテイサイクルにおいて、優先権がと
れると、直ちにストアの為のバツフアアクセスが
できるが、で示すように、命令フエツチ用バツ
フア記憶が、ブロツク転送要求（Pmi）を処理し
ている場合には、Pifが３サイクル遅らされ、こ
れと同期をとる為に、オペランド側のパイプライ
ンも３サイクル待たされ、処理速度が低下するこ
とになる。 本発明は上記従来の欠点に鑑み、オペランドフ
エツチ、及び命令フエツチの両パイプラインを同
期化することなく、命令フエツチバツフア記憶に
ストアバツフアのストアデータを書き込み、オペ
ランドバツフア記憶と命令フエツチバツフア記憶
との内容を一致させることができるキヤツシユメ
モリ制御方式を提供することを目的とするもので
ある。 〔問題点を解決する為の手段〕 この目的は、下記のように構成されたバツフア
記憶制御方式によつて達成される。 オペランドアクセス用バツフア記憶装置と、オ
ペランドパイプラインと、命令フエツチ用バツフ
ア記憶装置と、命令フエツチパイプラインと、主
記憶装置へのストアアクセスを行う為の複数個の
ストアアドレスレジスタ、及びストアデータレジ
スタとを備えたバツフア記憶システムにおいて、 命令フエツチは上記命令フエツチ用バツフア記
憶装置から行い、オペランドフエツチは上記オペ
ランドアクセス用バツフア記憶装置から行い、オ
ペランドアドレスデータを上記複数個のストアア
ドレスレジスタの１つに書き込み、オペランドス
トアデータを上記オペランドアクセス用バツフア
記憶装置と、上記複数個のストアデータレジスタ
の１つとに書き込んだ後に、該書き込んだストア
データレジスタの内容を、上記命令フエツチ用バ
ツフア記憶装置に書き込むのに、 上記主記憶装置へのストアアクセスを行う為
の、上記複数個のストアアドレスレジスタと、ス
トアデータレジスタに対応して、該ストアデータ
レジスタの内容が、未だ命令フエツチ用バツフア
記憶装置に書き込まれていないことを示すフラグ
（STB HOLD）と、上記複数個のストアデータ
レジスタの何れの内容を、命令フエツチ用バツフ
ア記憶装置に書き込むかを示すポインタＰとを設
けて、 オペランドストアの際には、上記オペランドパ
イプラインの所定タイミングで、上記命令フエツ
チパイプラインにストアリクエストを出し、スト
アデータが有効になつた時点で、上記フラグ
（STB HOLD）を‘オン’とし、 上記ポインタＰを、上記命令フエツチパイプラ
インの動作と同期させてシフトして、上記命令フ
エツチパイプラインの所定のタイミングで、上記
シフトされたポインタＰに基づいて、上記複数個
のストアアドレスレジスタ、及び、ストアデータ
レジスタの内の何れかを選択し、命令フエツチパ
用バツフア記憶装置に該ストアデータを書き込ん
だ時点で、上記フラグ（STB HOLD）を‘オフ
’とするように制御する。 即ち、このバツフア記憶制御方式は、例えば、
ストアスルー方式のバツフア記憶装置に設けられ
ているストアバツフアのアドレス、及び、データ
を利用して、命令フエツチ用バツフア記憶装置
へ、該ストアバツフアの内容を書き込むようにし
たものである。 〔作用〕 即ち、本発明によれば、主記憶装置へのストア
アクセスを行う為のストアデータレジスタ
（STD）と、ストアアドレスレジスタ（STAR）
に対応して、該ストアデータレジスタ（STD）
の内容が未だ命令フエツチバツフア記憶に書き込
まれていないことを示すフラグ（STB HOLD）
を設け、オペランドストアの際には、オペランド
パイプラインの所定のタイミングで、命令フエツ
チパイプラインにストアリクエストを出し、スト
アデータが有効になつた時点で上記フラグをオン
とし、該命令フエツチパイプラインの所定のタイ
ミングで、上記命令フエツチバツフア記憶に、該
ストアデータを書き込んだ時点で、上記フラグを
オフにするように制御する際、上記ストアデータ
レジスタ（STD）の何れの内容を、命令フエツ
チバツフア記憶に書き込むかを示すポインタを設
けて、上記ストアアドレスレジスタ（STAR）、
及びストアデータレジスタ（STD）の選択に使
用し、更に上記ポインタの値を命令フエツチパイ
プラインの動作に同期させてシフトし、命令フエ
ツチバツフア記憶に、命令フエツチパイプライン
の所定のタイミングで、上記シフトされたポイン
タに基づいて、上記ストアデータレジスタ
（STD）の内容を選択して書き込むようにしたも
のであるので、オペランドフエツチの際にオペラ
ンドフエツチと、命令フエツチの両パイプライン
を同期化する必要がなく、簡単な構成でオペラン
ドストアデータの命令フエツチバツフア記憶への
書き込み処理を高速化できる効果がある。 〔実施例〕 以下本発明の実施例を図面によつて詳述する。
本実施例は、Ｉ−UNIT１からのストアアクセス
は、バツフア記憶へ書き込むと同時に、ストアの
アドレスと、データを保持できるストアバツフア
にセツトし、主記憶装置へも書き込む、所謂スト
アスルー方式のバツフア記憶を例にしている。 第１図は本発明の一実施例の構成を示した図で
あり、第２図はストアバツフア（STB）の構成
を示す図であり、第３図、第４図は本発明を実施
してストアアクセスを行う場合の動作をタイムチ
ヤートで示した図である。 第１図において、３１〜３８は第９図で説明し
たものと同じものであり、ストアアドレスレジス
タ（以下STARと云う）３９０と、ストアデー
タレジスタ（以下STDと云う）３９１、及び第
２図で示しているホールドフラグＨが、本発明を
実施するのに必要な機能ブロツクである。 先ず、Ｉ−UNIT１からのオペランドストアア
ドレスは、IER３４にはセツトしないで、OER
３１側にだけセツトされ、オペランドバツフア記
憶３２に当該アドレスがあるか否かがチエツクさ
れ、あればOSDR３７にセツトされたオペランド
ストアデータが、オペランドバツフア記憶３２に
書き込まれる。 これと同時に、該オペランドストアアドレスは
STAR３９０にセツトされ、Ｅ−UNIT２からの
オペランドストアデータはSTD３９１にセツト
され、その後に主記憶装置への書き込み要求が出
される。 本発明は、前記ストアスルー方式のバツフア記
憶に設けられている、上記オペランドストアアド
レス、及びデータがセツトされているSTAR３
９０、及びSTD３９１のアドレスと、データを
利用することにより、命令フエツチバツフア記憶
３５へ、該ストアデータの書き込みを行うもので
ある。 上記STAR３９０にセツトされたオペランド
ストアアドレスは、主記憶装置へ送出される前
に、IER３４にセツトされ、命令フエツチバツフ
ア記憶３５に当該アドレスが存在するか否かがチ
エツクされる。そして、当該アドレスが存在する
と、STD３９１内のストアデータはISDR３８を
通して命令フエツチバツフア記憶３５に書き込ま
れる。 上記の動作により、オペランドのストアアクセ
スにおいては、オペランドフエツチと、命令フエ
ツチの両パイプラインを同期して実行させる必要
はなくなり、命令フエツチバツフア記憶３５への
オペランドストアデータの書き込みは、ストアバ
ツフア（STB）のアドレス（即ち、STAR３９
０の内容）とデータ（STD３９１の内容）を用
いて、Ｉ−UNIT１のパイプラインとは非同期に
行うことができる。然も、STD３９１は、既に
Ｓ−UNIT３の構成要素として設けられており、
これを流用することにより、新たなハードウエア
を殆ど追加することなしに実現することができる
所に特徴がある。 次に、本発明を実施した場合の具体的な動作に
ついて、第２図で示したストアバツフア（STB）
の構成図、及び第３図、第４図のタイムチヤート
を用いて説明する。 ストアバツフア（STB）は、第２図に示すよ
うに、主記憶装置へのストアアクセスの実アドレ
スを保持するSTAR３９０と、８バイトのデー
タを保持するSTD３９１と、制御フラグとして、
上記STAR３９０にストアアドレスが入つたこ
とを示すバリツドＶフラグ（以下、STAR
VALIDと云う）と、STD３９１にデータが入つ
たことを示すレデイー（Ｒ）フラグ（以下、
STB READYと云う）と、上記STD３９１のデ
ータが、未だ命令フエツチバツフア記憶３５に反
映されていないこと示すホールドＨフラグ（以
下、STB HOLDと云う）と、８バイト以内の部
分書き込み時の、書き込みバイト位置を示すバイ
トマークBMとから構成されている。 上記制御フラグの内、STB HOLD（(H)）が本
発明を実施するのに新たに設けられた制御フラグ
である。 そして、STAR VALID（Ｖ）、STB READY
（Ｒ）、STD HOLD(H)の各フラグにより、次の各
状態が表現できる。即ち、

〔発明の効果〕

以上、詳細に説明したように、本発明のバツフ
ア記憶制御方式は、主記憶装置へのストアアクセ
スを行う為のストアデータレジスタ（STD）と、
ストアアドレスレジスタ（STAR）に対応して、
該ストアデータレジスタ（STD）の内容が未だ
命令フエツチバツフア記憶に書き込まれていない
ことを示すフラグ（STB HOLD）を設け、オペ
ランドストアの際には、オペランドパイプライン
の所定のタイミング（Ｒ／Ｐサイクル）で、命令
フエツチパイプラインにリクエストを出し、スト
アデータが有効になつた時点で上記フラグをオン
とし、該命令フエツチパイプラインの所定のタイ
ミング（Ｗサイクル）で、上記命令フエツチバツ
フア記憶にストアデータを書き込んだ時点で、上
記フラグをオフにするように制御する際、上記ス
トアデータレジスタ（STD）の何れの内容を、
命令フエツチバツフア記憶に書き込むかを示すポ
インタを設けて、上記ストアアドレスレジスタ
（STAR）、及びストアデータレジスタ（STD）
の選択に使用し、更に上記ポインタの値を命令フ
エツチパイプラインの動作に同期させてシフト
し、命令フエツチバツフア記憶に、命令フエツチ
パイプラインの所定のタイミングで、上記シフト
されたポインタに基づいて、上記ストアデータレ
ジスタ（STD）の内容を選択して書き込むよう
にしたものであるので、オペランドフエツチの際
に、オペランドフエツチと、命令フエツチの両パ
イプラインを同期化する必要がなく、簡単な構成
でオペランドストアデータの命令フエツチバツフ
ア記憶への書き込み処理を高速化できる効果があ
る。

【図面の簡単な説明】

第１図は本発明の一実施例をブロツク図で示し
た図、第２図はストアバツフア（STB）の構成
の一例を示した図、第３図、第４図は本発明を実
施して、オペランドストアを実行した時の動作を
タイムチヤートで示した図、第５図は中央処理装
置（CPU）の構成を示した図、第６図はＩ−
UNITパイプラインの動作を説明した図、第７図
は１命令のバツフア記憶へのアクセスタイミング
を示す説明図、第８図は２サイクル１命令処理の
説明図、第９図は従来の２つのバツフア記憶を持
つ方式をブロツク図で示した図、第１０図は第９
図で示した従来方式に必要な同期制御タイミング
を説明する図、である。 図面において、１はＩ−UNIT、２はＥ−
UNIT、３はＳ−UNIT、４はバツフア記憶、３
１はオペランド実行アドレスレジスタ（OER）、
３２はオペランドバツフア記憶、３３はオペラン
ドワードレジスタ（OWR）、３４は命令実行レ
ジスタ（IER）、３５は命令フエツチバツフア記
憶、３６は命令ワードレジスタ（IWR）、３７は
オペランドストアデータレジスタ（OSDR）、３
８は命令ストアデータレジスタ（ISDK）、３９
０はストアアドレスレジスタ（STAR）、３９１
はストアデータレジスタ（STD）、３９０１はス
トアアドレスポインタ（Ｐ）、Ｉ，Ｔ，Ｂ，Ｄ，
Ｒ，Ａ，Ｅ１，Ｅ２，Ｖ，Ｗ，Ｓはパイプライン
の各サイクル、STAR VALID（Ｖ），STB
READY（Ｒ），STB HOLD(H)は制御フラグ、を
それぞれ示す。

Claims (1)

1. 【特許請求の範囲】 １ オペランドアクセス用バツフア記憶装置と、
   オペランドパイプラインと、命令フエツチ用バツ
   フア記憶装置と、命令フエツチパイプラインと、
   主記憶装置へのストアアクセスを行う為の複数個
   のストアアドレスレジスタ、及びストアデータレ
   ジスタとを備えたバツフア記憶システムにおい
   て、 命令フエツチは上記命令フエツチ用バツフア記
   憶装置から行い、オペランドフエツチは上記オペ
   ランドアクセス用バツフア記憶装置から行い、オ
   ペランドアドレスデータを上記複数個のストアア
   ドレスレジスタの１つに書き込み、オペランドス
   トアデータを上記オペランドアクセス用バツフア
   記憶装置と、上記複数個のストアデータレジスタ
   の１つとに書き込んだ後に、該書き込んだストア
   データレジスタの内容を、上記命令フエツチ用バ
   ツフア記憶装置に書き込むのに、 上記主記憶装置へのストアアクセスを行う為
   の、上記複数個のストアアドレスレジスタと、ス
   トアデータレジスタに対応して、該ストアデータ
   レジスタの内容が、未だ、命令フエツチ用バツフ
   ア記憶装置に書き込まれていないことを示すフラ
   グ（STB HOLD）と、上記複数個のストアデー
   タレジスタの何れの内容を、命令フエツチ用バツ
   フア記憶装置に書き込むかを示すポインタＰとを
   設けて、 オペランドストアの際には、上記オペランドパ
   イプラインの所定のタイミングで、上記命令フエ
   ツチパイプラインにストアリクエストを出し、ス
   トアデータが有効になつた時点で、上記フラグ
   （STB HOLD）を‘オン’とし、 上記ポインタＰを、上記命令フエツチパイプラ
   インの動作と同期させてシフトして、上記命令フ
   エツチパイプラインの所定のタイミングで、上記
   シフトされたポインタＰに基づいて、上記複数個
   のストアアドレスレジスタ、及び、ストアデータ
   レジスタの内の何れかを選択し、命令フエツチパ
   用バツフア記憶装置に該ストアデータを書き込ん
   だ時点で、上記フラグ（STB HOLD）を‘オフ
   ’とするように制御することを特徴とするバツフ
   ア記憶制御方式。