JPH04252343A - キャッシュメモリ装置 - Google Patents
キャッシュメモリ装置Info
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- JPH04252343A JPH04252343A JP3008823A JP882391A JPH04252343A JP H04252343 A JPH04252343 A JP H04252343A JP 3008823 A JP3008823 A JP 3008823A JP 882391 A JP882391 A JP 882391A JP H04252343 A JPH04252343 A JP H04252343A
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- 238000010586 diagram Methods 0.000 description 20
- 101150055297 SET1 gene Proteins 0.000 description 17
- 101150117538 Set2 gene Proteins 0.000 description 8
- 238000000034 method Methods 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、電子計算機の高速ロー
カルメモリとして用いられるセットアソシアティブ方式
のキャッシュメモリ装置に関するものである。
カルメモリとして用いられるセットアソシアティブ方式
のキャッシュメモリ装置に関するものである。
【０００２】
【従来の技術】従来のキャッシュメモリ装置の概略構成
図を図９に示す。ここでは、３ウェイセットアソシアテ
ィブ方式のキャッシュメモリについて説明する。
図を図９に示す。ここでは、３ウェイセットアソシアテ
ィブ方式のキャッシュメモリについて説明する。
【０００３】図９において、１０はキャッシュメモリで
必要とするタグ部に対応するアドレス１１およびタグ部
から１つのエントリを選択するために必要なアドレス１
２を保持するアドレスレジスタ、２０、２１、２２はそ
れぞれ第１セットのタグ部、第２セットのタグ部、第３
セットのタグ部、３０、３１、３２はそれぞれ第１セッ
トのデータ部、第２セットのデータ部、第３セットのデ
ータ部、４０、４１、４２はそれぞれキャッシュメモリ
に入力されるアドレスとタグ部とを比較するための第１
セットの比較器、第２セットの比較器、第３セットの比
較器、５０、５１、５２はそれぞれデータ部から出力さ
れるデータを制御する第１セットの出力回路、第２セッ
トの出力回路、第３セットの出力回路、６０は出力回路
５０、５１、５２から出力されるデータを演算装置へ転
送するためのデータバスである。
必要とするタグ部に対応するアドレス１１およびタグ部
から１つのエントリを選択するために必要なアドレス１
２を保持するアドレスレジスタ、２０、２１、２２はそ
れぞれ第１セットのタグ部、第２セットのタグ部、第３
セットのタグ部、３０、３１、３２はそれぞれ第１セッ
トのデータ部、第２セットのデータ部、第３セットのデ
ータ部、４０、４１、４２はそれぞれキャッシュメモリ
に入力されるアドレスとタグ部とを比較するための第１
セットの比較器、第２セットの比較器、第３セットの比
較器、５０、５１、５２はそれぞれデータ部から出力さ
れるデータを制御する第１セットの出力回路、第２セッ
トの出力回路、第３セットの出力回路、６０は出力回路
５０、５１、５２から出力されるデータを演算装置へ転
送するためのデータバスである。
【０００４】このように構成された従来のキャッシュメ
モリ装置について、以下その動作について説明する。ア
ドレス１２によりキャッシュメモリのタグ部２０、２１
、２２から１つのブロックを選択し読み出されたタグと
アドレス１１を比較器４０、４１、４２により比較する
。この比較は各セットで並列に行われ、ある１つのセッ
トで一致すればそのセットに対応するヒット信号７０、
７１、７２がアサートされる。このヒット信号７０、７
１、７２はそれぞれ出力回路５０、５１、５２へ入力さ
れ、キャッシュメモリのデータ部３０、３１、３２から
出力されるデータを制御しデータバス６０に出力する。
モリ装置について、以下その動作について説明する。ア
ドレス１２によりキャッシュメモリのタグ部２０、２１
、２２から１つのブロックを選択し読み出されたタグと
アドレス１１を比較器４０、４１、４２により比較する
。この比較は各セットで並列に行われ、ある１つのセッ
トで一致すればそのセットに対応するヒット信号７０、
７１、７２がアサートされる。このヒット信号７０、７
１、７２はそれぞれ出力回路５０、５１、５２へ入力さ
れ、キャッシュメモリのデータ部３０、３１、３２から
出力されるデータを制御しデータバス６０に出力する。
【０００５】この過程を図１０のタイミング図により説
明する。ここでは、クロックを２相クロックｐｈ１ 、
ｐｈ２ とする。アドレスレジスタ１０のアドレス（ａ
ｄｄｒｅｓｓ） がｐｈ１ でキャッシュメモリに入力
され、アドレス１２によりキャッシュメモリのタグ部か
ら１つのブロックを選択しタグ（ｔａｇ） を読み出す
。このタグはアドレスより遅延をともない読み出される
。読み出されたタグとアドレス１１を比較器４０、４１
、４２により比較する。この比較は各セットで並列に行
われ、ヒットすれば各セットに対応するヒット信号であ
る第１セットのヒット信号７０（ｈｉｔ（ｓｅｔ０））
または第２セットのヒット信号７１（ｈｉｔ（ｓｅｔ
１）） または第３セットのヒット信号７２（ｈｉｔ（
ｓｅｔ２））がタグより遅延をともないアサートされる
。このヒット信号によりキャッシュメモリのデータ部か
ら出力されるデータを出力回路５０、５１、５２で制御
し、データバス６０へデータ（ｄａｔａ）が出力される
。このデータはヒット信号より遅延をともない出力され
る。たとえば、アドレスｎに対応して第１セットでヒッ
トしたタグに対応するデータｎがｐｈ２ のサイクルま
で遅延をともない出力されていることを示している。 以下同様に、ある１つのセットでヒット信号がアサート
された後に遅延をともないデータが出力される。
明する。ここでは、クロックを２相クロックｐｈ１ 、
ｐｈ２ とする。アドレスレジスタ１０のアドレス（ａ
ｄｄｒｅｓｓ） がｐｈ１ でキャッシュメモリに入力
され、アドレス１２によりキャッシュメモリのタグ部か
ら１つのブロックを選択しタグ（ｔａｇ） を読み出す
。このタグはアドレスより遅延をともない読み出される
。読み出されたタグとアドレス１１を比較器４０、４１
、４２により比較する。この比較は各セットで並列に行
われ、ヒットすれば各セットに対応するヒット信号であ
る第１セットのヒット信号７０（ｈｉｔ（ｓｅｔ０））
または第２セットのヒット信号７１（ｈｉｔ（ｓｅｔ
１）） または第３セットのヒット信号７２（ｈｉｔ（
ｓｅｔ２））がタグより遅延をともないアサートされる
。このヒット信号によりキャッシュメモリのデータ部か
ら出力されるデータを出力回路５０、５１、５２で制御
し、データバス６０へデータ（ｄａｔａ）が出力される
。このデータはヒット信号より遅延をともない出力され
る。たとえば、アドレスｎに対応して第１セットでヒッ
トしたタグに対応するデータｎがｐｈ２ のサイクルま
で遅延をともない出力されていることを示している。 以下同様に、ある１つのセットでヒット信号がアサート
された後に遅延をともないデータが出力される。
【０００６】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、タグの比較後にヒット信号がアサートさ
れその後にデータが出力されるために、データ読み出し
においてタイムラグが生じるという問題があった。つま
り、アドレスレジスタ１０のアドレスがキャッシュメモ
リに入力され、キャッシュメモリのタグ部２０、２１、
２２から１つのブロックを選択しタグを読み出す。この
タグは入力されるアドレスより遅延をともない読み出さ
れ、読み出されたタグと入力されたアドレスは各セット
で並列に比較が行なわれるために、いずれかのセットで
ヒットしたことが確定されるまでヒット信号がアサート
されない。このヒット信号によりキャッシュメモリのデ
ータ部３０、３１、３２からのデータがデータバスに出
力されるため、キャッシュメモリの大容量化にともない
データ読み出しのタイムラグが極めて重大な問題となる
。
うな構成では、タグの比較後にヒット信号がアサートさ
れその後にデータが出力されるために、データ読み出し
においてタイムラグが生じるという問題があった。つま
り、アドレスレジスタ１０のアドレスがキャッシュメモ
リに入力され、キャッシュメモリのタグ部２０、２１、
２２から１つのブロックを選択しタグを読み出す。この
タグは入力されるアドレスより遅延をともない読み出さ
れ、読み出されたタグと入力されたアドレスは各セット
で並列に比較が行なわれるために、いずれかのセットで
ヒットしたことが確定されるまでヒット信号がアサート
されない。このヒット信号によりキャッシュメモリのデ
ータ部３０、３１、３２からのデータがデータバスに出
力されるため、キャッシュメモリの大容量化にともない
データ読み出しのタイムラグが極めて重大な問題となる
。
【０００７】本発明はこのような点を考慮し、データ読
み出しにおいてタイムラグを低減した高性能なキャッシ
ュメモリ装置を提供することを目的とするものである。
み出しにおいてタイムラグを低減した高性能なキャッシ
ュメモリ装置を提供することを目的とするものである。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に、本発明のキャッシュメモリ装置は、セットアソシア
ティブ方式のキャッシュメモリにおいて、外部からキャ
ッシュメモリに入力されるアドレスとキャッシュメモリ
内部に保持されるタグ部とを比較するアドレス比較器と
、このアドレス比較器の出力するヒット信号を入力とし
て直前にデータ部をアクセスしたことを示すフラグを記
憶する記憶部とこの記憶部から出力される信号または前
記ヒット信号により前記キャッシュの複数のセットのデ
ータ部からの出力を制御する出力回路とを備えたもので
ある。
に、本発明のキャッシュメモリ装置は、セットアソシア
ティブ方式のキャッシュメモリにおいて、外部からキャ
ッシュメモリに入力されるアドレスとキャッシュメモリ
内部に保持されるタグ部とを比較するアドレス比較器と
、このアドレス比較器の出力するヒット信号を入力とし
て直前にデータ部をアクセスしたことを示すフラグを記
憶する記憶部とこの記憶部から出力される信号または前
記ヒット信号により前記キャッシュの複数のセットのデ
ータ部からの出力を制御する出力回路とを備えたもので
ある。
【０００９】さらに本発明のキャッシュメモリ装置は、
セットアソシアティブ方式のキャッシュメモリにおいて
、最近アクセスされたセットを示す情報を各ブロックに
対応して記憶する記憶部と、外部からキャッシュメモリ
に入力されるアドレスとキャッシュメモリ内部に保持さ
れるタグ部とを比較するアドレス比較器と、このアドレ
ス比較器の出力するヒット信号または前記情報により前
記キャッシュの前記キャッシュの複数のセットのデータ
部からの出力を制御する出力回路とを備えたものである
。
セットアソシアティブ方式のキャッシュメモリにおいて
、最近アクセスされたセットを示す情報を各ブロックに
対応して記憶する記憶部と、外部からキャッシュメモリ
に入力されるアドレスとキャッシュメモリ内部に保持さ
れるタグ部とを比較するアドレス比較器と、このアドレ
ス比較器の出力するヒット信号または前記情報により前
記キャッシュの前記キャッシュの複数のセットのデータ
部からの出力を制御する出力回路とを備えたものである
。
【００１０】さらに、本発明のキャッシュメモリ装置は
、アドレス変換装置およびこのアドレス変換装置から出
力される物理アドレスを使用するセットアソシアティブ
方式の物理キャッシュメモリにおいて、前記アドレス変
換装置のタグ部の各エントリに対応する物理アドレスが
前記キャッシュメモリ内の指定されたセットにマッピン
グされていることを示す情報を各エントリに付加したア
ドレス変換装置と、このアドレス変換装置により変換し
た物理アドレスと前記キャッシュメモリ内部に保持され
るタグ部とを比較するアドレス比較器と、このアドレス
比較器の出力するヒット信号または前記情報により前記
キャッシュの複数のセットのデータ部からの出力を制御
する出力回路とを備えたものである。
、アドレス変換装置およびこのアドレス変換装置から出
力される物理アドレスを使用するセットアソシアティブ
方式の物理キャッシュメモリにおいて、前記アドレス変
換装置のタグ部の各エントリに対応する物理アドレスが
前記キャッシュメモリ内の指定されたセットにマッピン
グされていることを示す情報を各エントリに付加したア
ドレス変換装置と、このアドレス変換装置により変換し
た物理アドレスと前記キャッシュメモリ内部に保持され
るタグ部とを比較するアドレス比較器と、このアドレス
比較器の出力するヒット信号または前記情報により前記
キャッシュの複数のセットのデータ部からの出力を制御
する出力回路とを備えたものである。
【００１１】
【作用】本発明は前記した構成により、外部からキャッ
シュメモリに入力されるアドレスとキャッシュメモリ内
部に保持されるタグ部とを比較するアドレス比較器から
ヒット信号が出力される前に、直前のアクセスによるヒ
ット信号を用いて直前にアクセスしたデータ部をセット
したことを示すフラグを用いるか、または最近アクセス
されたセットを示す情報をキャッシュメモリの各ブロッ
クに対応して記憶させた情報を用いるか、またはアドレ
ス変換装置のタグ部の各エントリに対応する物理アドレ
スがキャッシュメモリ内の指定されたセットにマッピン
グされていることを示す情報を各エントリに付加したア
ドレス変換装置からの情報を用いることにより、ヒット
信号が出力される前に、キャッシュメモリのデータ部か
らのデータをデータバスに出力することが可能となり、
データ読み出しのタイムラグを低減することができる。
シュメモリに入力されるアドレスとキャッシュメモリ内
部に保持されるタグ部とを比較するアドレス比較器から
ヒット信号が出力される前に、直前のアクセスによるヒ
ット信号を用いて直前にアクセスしたデータ部をセット
したことを示すフラグを用いるか、または最近アクセス
されたセットを示す情報をキャッシュメモリの各ブロッ
クに対応して記憶させた情報を用いるか、またはアドレ
ス変換装置のタグ部の各エントリに対応する物理アドレ
スがキャッシュメモリ内の指定されたセットにマッピン
グされていることを示す情報を各エントリに付加したア
ドレス変換装置からの情報を用いることにより、ヒット
信号が出力される前に、キャッシュメモリのデータ部か
らのデータをデータバスに出力することが可能となり、
データ読み出しのタイムラグを低減することができる。
【００１２】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。図１は本発明の第１の実施例におけるキャッシ
ュメモリ装置の概略構成概略図を示す。ここでは、３ウ
ェイセットアソシアティブ方式のキャッシュメモリにつ
いて説明する。
明する。図１は本発明の第１の実施例におけるキャッシ
ュメモリ装置の概略構成概略図を示す。ここでは、３ウ
ェイセットアソシアティブ方式のキャッシュメモリにつ
いて説明する。
【００１３】図１において、１０はキャッシュメモリで
必要とするタグ部に対応するアドレス１１およびタグ部
から１つのエントリを選択するために必要なアドレス１
２を保持するアドレスレジスタ、２０、２１、２２はそ
れぞれ第１セットのタグ部、第２セットのタグ部、第３
セットのタグ部、３０、３１、３２はそれぞれ第１セッ
トのデータ部、第２セットのデータ部、第３セットのデ
ータ部、４０、４１、４２はそれぞれキャッシュメモリ
に入力されるアドレス１１とタグ部とを比較するための
第１セットの比較器、第２セットの比較器、第３セット
の比較器、５０、５１、５２はそれぞれデータ部から出
力されるデータを制御する第１セットの出力回路、第２
セットの出力回路、第３セットの出力回路、８０、８１
、８２はそれぞれ直前のアクセスによるヒット信号を用
いて直前にアクセスしたデータ部をセットしたことを示
すフラグを生成する第１セットの記憶部、第２セットの
記憶部、第３セットの記憶部、６０は出力回路５０、５
１、５２から出力されるデータを演算装置へ転送するた
めのデータバスである。
必要とするタグ部に対応するアドレス１１およびタグ部
から１つのエントリを選択するために必要なアドレス１
２を保持するアドレスレジスタ、２０、２１、２２はそ
れぞれ第１セットのタグ部、第２セットのタグ部、第３
セットのタグ部、３０、３１、３２はそれぞれ第１セッ
トのデータ部、第２セットのデータ部、第３セットのデ
ータ部、４０、４１、４２はそれぞれキャッシュメモリ
に入力されるアドレス１１とタグ部とを比較するための
第１セットの比較器、第２セットの比較器、第３セット
の比較器、５０、５１、５２はそれぞれデータ部から出
力されるデータを制御する第１セットの出力回路、第２
セットの出力回路、第３セットの出力回路、８０、８１
、８２はそれぞれ直前のアクセスによるヒット信号を用
いて直前にアクセスしたデータ部をセットしたことを示
すフラグを生成する第１セットの記憶部、第２セットの
記憶部、第３セットの記憶部、６０は出力回路５０、５
１、５２から出力されるデータを演算装置へ転送するた
めのデータバスである。
【００１４】記憶部の概略構成図を第１セットの記憶部
８０を例として図２に示す。図２において、記憶部８０
内部の１１０ はヒット信号を保持するラッチ回路であ
る。その他の構成は図１と同様である。
８０を例として図２に示す。図２において、記憶部８０
内部の１１０ はヒット信号を保持するラッチ回路であ
る。その他の構成は図１と同様である。
【００１５】このように構成された本実施例のキャッシ
ュメモリ装置について、以下その動作について説明する
。ここでは、クロックを２相クロックｐｈ１ 、ｐｈ２
とする。アドレス１２によりキャッシュメモリのタグ
部２０、２１、２２から１つのブロックを選択し、読み
出されたタグとアドレス１１を比較器４０、４１、４２
により比較する。この比較は各セットで並列に行なわれ
、ある１つのセットで一致すればそのセットに対応する
ヒット信号７０、７１、７２がアサートされる。このヒ
ット信号を用いて直前にアクセスしたデータ部をセット
したことを示すフラグを第１セットの記憶部８０、第２
セットの記憶部８１、第３セットの記憶部８２で保持す
る。たとえば記憶部８０において、ヒット信号７０をク
ロックｐｈ２ でラッチ回路１１０ へ格納し、この格
納された信号をクロックｐｈ１ でＡＮＤ をとりフラ
グ信号９０を生成する。ヒット信号７０とフラグ信号９
０のＯＲをとりロード信号１００を生成する。このロー
ド信号１００ は出力回路５０へ入力され、キャッシュ
メモリのデータ部３０から出力されるデータを制御しデ
ータバス６０に出力する。したがって、ヒット信号７０
がアサートされた後にキャッシュメモリのデータ部から
のデータをデータバス６０に出力するか、または直前の
アクセスによるヒット信号７０を用いて直前にアクセス
したデータ部のセットを示すフラグ信号９０により、キ
ャッシュメモリのデータ部３０からのデータをヒット信
号よりも先にデータバス６０に出力する。同様にロード
信号１０１ 、１０２ はそれぞれ出力回路５１、５２
へ入力され、キャッシュメモリのデータ部３１、３２か
ら出力されるデータを制御しデータバス６０に出力する
。
ュメモリ装置について、以下その動作について説明する
。ここでは、クロックを２相クロックｐｈ１ 、ｐｈ２
とする。アドレス１２によりキャッシュメモリのタグ
部２０、２１、２２から１つのブロックを選択し、読み
出されたタグとアドレス１１を比較器４０、４１、４２
により比較する。この比較は各セットで並列に行なわれ
、ある１つのセットで一致すればそのセットに対応する
ヒット信号７０、７１、７２がアサートされる。このヒ
ット信号を用いて直前にアクセスしたデータ部をセット
したことを示すフラグを第１セットの記憶部８０、第２
セットの記憶部８１、第３セットの記憶部８２で保持す
る。たとえば記憶部８０において、ヒット信号７０をク
ロックｐｈ２ でラッチ回路１１０ へ格納し、この格
納された信号をクロックｐｈ１ でＡＮＤ をとりフラ
グ信号９０を生成する。ヒット信号７０とフラグ信号９
０のＯＲをとりロード信号１００を生成する。このロー
ド信号１００ は出力回路５０へ入力され、キャッシュ
メモリのデータ部３０から出力されるデータを制御しデ
ータバス６０に出力する。したがって、ヒット信号７０
がアサートされた後にキャッシュメモリのデータ部から
のデータをデータバス６０に出力するか、または直前の
アクセスによるヒット信号７０を用いて直前にアクセス
したデータ部のセットを示すフラグ信号９０により、キ
ャッシュメモリのデータ部３０からのデータをヒット信
号よりも先にデータバス６０に出力する。同様にロード
信号１０１ 、１０２ はそれぞれ出力回路５１、５２
へ入力され、キャッシュメモリのデータ部３１、３２か
ら出力されるデータを制御しデータバス６０に出力する
。
【００１６】この過程を図３のタイミング図により説明
する。アドレスレジスタ１０のアドレス（ａｄｄｒｅｓ
ｓ） がｐｈ１ でキャッシュメモリに入力され、アド
レス１２によりキャッシュメモリのタグ部から１つのブ
ロックを選択しタグ（ｔａｇ） を読み出す。このタグ
はアドレスより遅延をともない読み出される。読み出さ
れたタグとアドレス１１を比較器４０、４１、４２によ
り比較する。この比較は各セットで並列に行なわれ、ヒ
ットすれば各セットに対応するヒット信号である第１セ
ットのヒット信号７０（ｈｉｔ（ｓｅｔ０）） または
第２セットのヒット信号７１（ｈｉｔ（ｓｅｔ１））
または第３セットのヒット信号７２（ｈｉｔ（ｓｅｔ２
）） がタグより遅延をともないアサートされる。記憶
部８０において、前記ヒット信号をクロックｐｈ２ で
ラッチ回路１１０ へ格納し、この格納された信号をク
ロックｐｈ１ でＡＮＤ をとりフラグ信号９０（ｆｌ
ａｇ（ｓｅｔ０）） を生成する。同様に、記憶部８１
、８２においてそれぞれフラグ信号９１（ｆｌａｇ（ｓ
ｅｔ１）） ，フラグ信号９２（ｆｌａｇ（ｓｅｔ２）
） を生成する。前記のヒット信号とフラグ信号のＯＲ
をとり、それぞれセットごとにロード信号１００ （ｌ
ｏａｄ（ｓｅｔ０））、ロード信号１０１ （ｌｏａｄ
（ｓｅｔ１））、ロード信号１０２ （ｌｏａｄ（ｓｅ
ｔ２））を生成する。このロード信号はそれぞれセット
ごとに出力回路５０、５１、５２へ入力され、キャッシ
ュメモリのデータ部３０、３１、３２から出力されるデ
ータを制御し、データバス６０へデータ（ｄａｔａ）が
出力される。このデータはロード信号より遅延をともな
い出力される。
する。アドレスレジスタ１０のアドレス（ａｄｄｒｅｓ
ｓ） がｐｈ１ でキャッシュメモリに入力され、アド
レス１２によりキャッシュメモリのタグ部から１つのブ
ロックを選択しタグ（ｔａｇ） を読み出す。このタグ
はアドレスより遅延をともない読み出される。読み出さ
れたタグとアドレス１１を比較器４０、４１、４２によ
り比較する。この比較は各セットで並列に行なわれ、ヒ
ットすれば各セットに対応するヒット信号である第１セ
ットのヒット信号７０（ｈｉｔ（ｓｅｔ０）） または
第２セットのヒット信号７１（ｈｉｔ（ｓｅｔ１））
または第３セットのヒット信号７２（ｈｉｔ（ｓｅｔ２
）） がタグより遅延をともないアサートされる。記憶
部８０において、前記ヒット信号をクロックｐｈ２ で
ラッチ回路１１０ へ格納し、この格納された信号をク
ロックｐｈ１ でＡＮＤ をとりフラグ信号９０（ｆｌ
ａｇ（ｓｅｔ０）） を生成する。同様に、記憶部８１
、８２においてそれぞれフラグ信号９１（ｆｌａｇ（ｓ
ｅｔ１）） ，フラグ信号９２（ｆｌａｇ（ｓｅｔ２）
） を生成する。前記のヒット信号とフラグ信号のＯＲ
をとり、それぞれセットごとにロード信号１００ （ｌ
ｏａｄ（ｓｅｔ０））、ロード信号１０１ （ｌｏａｄ
（ｓｅｔ１））、ロード信号１０２ （ｌｏａｄ（ｓｅ
ｔ２））を生成する。このロード信号はそれぞれセット
ごとに出力回路５０、５１、５２へ入力され、キャッシ
ュメモリのデータ部３０、３１、３２から出力されるデ
ータを制御し、データバス６０へデータ（ｄａｔａ）が
出力される。このデータはロード信号より遅延をともな
い出力される。
【００１７】いま図３において、たとえば第１のサイク
ルで、ヒット信号ｈｉｔ（ｓｅｔ１） Ｂの直前のアク
セスによるヒット信号により、直前にアクセスしたデー
タをセットしたことを示すフラグ信号ｆｌａｇ（ｓｅｔ
１）Ａが存在したとすると、アドレスｎに対応してキャ
ッシュメモリのデータ部からのデータを第１セットで生
成されたフラグ信号ｆｌａｇ（ｓｅｔ１）Ａによりヒッ
ト信号ｈｉｔ（ｓｅｔ１） Ｂよりも先にタグｎと同じ
タイミングでデータｎがデータバスに出力される。次に
アドレスｎ＋１ に対応してキャッシュメモリのデータ
部からのデータを、直前に第１セットでヒットしたこと
により生成されたフラグ信号ｆｌａｇ（ｓｅｔ１）Ｃに
より、次のヒット信号ｈｉｔ（ｓｅｔ２） Ｄよりも先
にタグｎ＋１ と同じタイミングでデータ（無効）がデ
ータバスに出力されるが、実際はデータの先読み出しに
失敗し、第２セットでヒットすることによりヒット信号
ｈｉｔ（ｓｅｔ２） Ｄより遅れてデータｎ＋１ が有
効なデータとしてデータバスに出力される。以下同様に
、キャッシュメモリのセット毎に直前にアクセスされた
セットを示す情報を保持することにより生成されるフラ
グ信号にしたがってデータの先読み出しを行う。もしデ
ータの先読み出しに失敗した場合はヒットしたセットか
らのヒット信号により生成されるロード信号にしたがっ
て有効なデータが出力されることになる。
ルで、ヒット信号ｈｉｔ（ｓｅｔ１） Ｂの直前のアク
セスによるヒット信号により、直前にアクセスしたデー
タをセットしたことを示すフラグ信号ｆｌａｇ（ｓｅｔ
１）Ａが存在したとすると、アドレスｎに対応してキャ
ッシュメモリのデータ部からのデータを第１セットで生
成されたフラグ信号ｆｌａｇ（ｓｅｔ１）Ａによりヒッ
ト信号ｈｉｔ（ｓｅｔ１） Ｂよりも先にタグｎと同じ
タイミングでデータｎがデータバスに出力される。次に
アドレスｎ＋１ に対応してキャッシュメモリのデータ
部からのデータを、直前に第１セットでヒットしたこと
により生成されたフラグ信号ｆｌａｇ（ｓｅｔ１）Ｃに
より、次のヒット信号ｈｉｔ（ｓｅｔ２） Ｄよりも先
にタグｎ＋１ と同じタイミングでデータ（無効）がデ
ータバスに出力されるが、実際はデータの先読み出しに
失敗し、第２セットでヒットすることによりヒット信号
ｈｉｔ（ｓｅｔ２） Ｄより遅れてデータｎ＋１ が有
効なデータとしてデータバスに出力される。以下同様に
、キャッシュメモリのセット毎に直前にアクセスされた
セットを示す情報を保持することにより生成されるフラ
グ信号にしたがってデータの先読み出しを行う。もしデ
ータの先読み出しに失敗した場合はヒットしたセットか
らのヒット信号により生成されるロード信号にしたがっ
て有効なデータが出力されることになる。
【００１８】以上のように本実施例によれば、キャッシ
ュメモリのセット毎に直前にアクセスされたセットを示
す情報を保持することにより生成されるフラグ信号にし
たがって、ヒット信号が出力される前にキャッシュメモ
リのデータ部からのデータをデータバスに出力すること
ができる。したがってキャッシュメモリの大容量化にと
もなうデータ読み出しのタイムラグを低減させることが
できる。
ュメモリのセット毎に直前にアクセスされたセットを示
す情報を保持することにより生成されるフラグ信号にし
たがって、ヒット信号が出力される前にキャッシュメモ
リのデータ部からのデータをデータバスに出力すること
ができる。したがってキャッシュメモリの大容量化にと
もなうデータ読み出しのタイムラグを低減させることが
できる。
【００１９】図４は本発明の第２の実施例におけるキャ
ッシュメモリ装置の概略構成図を示す。ここでは、３ウ
ェイセットアソシアティブ方式のキャッシュメモリにつ
いて説明する。
ッシュメモリ装置の概略構成図を示す。ここでは、３ウ
ェイセットアソシアティブ方式のキャッシュメモリにつ
いて説明する。
【００２０】図４において、１０はキャッシュメモリで
必要とするタグ部に対応するアドレス１１およびタグ部
から１つのエントリを選択するために必要なアドレス１
２を保持するアドレスレジスタ、２０、２１、２２はそ
れぞれ第１セットのタグ部、第２セットのタグ部、第３
セットのタグ部、３０、３１、３２はそれぞれ第１セッ
トのデータ部、第２セットのデータ部、第３セットのデ
ータ部、４０、４１、４２はそれぞれキャッシュメモリ
に入力されるアドレス１１とタグ部とを比較するための
第１セットの比較器、第２セットの比較器、第３セット
の比較器、５０、５１、５２はそれぞれデータ部から出
力されるデータを制御する第１セットの出力回路、第２
セットの出力回路、第３セットの出力回路である。９０
、９１、９２は最近アクセスされてセットしたことを示
す情報をキャッシュメモリの各セットのタグ部２０、２
１、２２のブロック毎に記憶させたフラグ信号である。
必要とするタグ部に対応するアドレス１１およびタグ部
から１つのエントリを選択するために必要なアドレス１
２を保持するアドレスレジスタ、２０、２１、２２はそ
れぞれ第１セットのタグ部、第２セットのタグ部、第３
セットのタグ部、３０、３１、３２はそれぞれ第１セッ
トのデータ部、第２セットのデータ部、第３セットのデ
ータ部、４０、４１、４２はそれぞれキャッシュメモリ
に入力されるアドレス１１とタグ部とを比較するための
第１セットの比較器、第２セットの比較器、第３セット
の比較器、５０、５１、５２はそれぞれデータ部から出
力されるデータを制御する第１セットの出力回路、第２
セットの出力回路、第３セットの出力回路である。９０
、９１、９２は最近アクセスされてセットしたことを示
す情報をキャッシュメモリの各セットのタグ部２０、２
１、２２のブロック毎に記憶させたフラグ信号である。
【００２１】このように構成された本実施例のキャッシ
ュメモリ装置について、以下その動作について説明する
。アドレス１２によりキャッシュメモリのタグ部２０、
２１、２２から１つのブロックを選択し、読み出された
タグとアドレス１１を比較器４０、４１、４２により比
較する。この比較は各セットで並列に行なわれ、ある１
つのセットで一致すればそのセットに対応するヒット信
号７０、７１、７２がアサートされる。このヒット信号
７０、７１、７２により、最近アクセスされてセットし
たことを示す情報としてキャッシュメモリの各セットの
タグ部のブロック毎に記憶しておく。第１セットでは、
ヒット信号７０とフラグ信号９０のＯＲをとりロード信
号１００ を生成する。このロード信号１００ は出力
回路５０へ入力され、キャッシュメモリのデータ部３０
から出力されるデータを制御しデータバス６０に出力す
る。したがって、ヒット信号７０がアサートされた後に
キャッシュメモリのデータ部からのデータをデータバス
６０に出力するか、または最近アクセスされてセットし
たことを示す情報から生成したフラグ信号９０により、
キャッシュメモリのデータ部からのデータをヒット信号
よりも先にデータバス６０に出力する。同様にロード信
号１０１ 、１０２ はそれぞれ出力回路５１、５２へ
入力されキャッシュメモリのデータ部３１、３２から出
力されるデータを制御しデータバス６０に出力する。
ュメモリ装置について、以下その動作について説明する
。アドレス１２によりキャッシュメモリのタグ部２０、
２１、２２から１つのブロックを選択し、読み出された
タグとアドレス１１を比較器４０、４１、４２により比
較する。この比較は各セットで並列に行なわれ、ある１
つのセットで一致すればそのセットに対応するヒット信
号７０、７１、７２がアサートされる。このヒット信号
７０、７１、７２により、最近アクセスされてセットし
たことを示す情報としてキャッシュメモリの各セットの
タグ部のブロック毎に記憶しておく。第１セットでは、
ヒット信号７０とフラグ信号９０のＯＲをとりロード信
号１００ を生成する。このロード信号１００ は出力
回路５０へ入力され、キャッシュメモリのデータ部３０
から出力されるデータを制御しデータバス６０に出力す
る。したがって、ヒット信号７０がアサートされた後に
キャッシュメモリのデータ部からのデータをデータバス
６０に出力するか、または最近アクセスされてセットし
たことを示す情報から生成したフラグ信号９０により、
キャッシュメモリのデータ部からのデータをヒット信号
よりも先にデータバス６０に出力する。同様にロード信
号１０１ 、１０２ はそれぞれ出力回路５１、５２へ
入力されキャッシュメモリのデータ部３１、３２から出
力されるデータを制御しデータバス６０に出力する。
【００２２】この過程を図５のタイミング図により説明
する。ここでは、クロックを２相クロックｐｈ１ 、ｐ
ｈ２ とする。アドレスレジスタ１０のアドレス（ａｄ
ｄｒｅｓｓ） がｐｈ１ でキャッシュメモリに入力さ
れ、アドレス１２によりキャッシュメモリのタグ部から
１つのブロックを選択しタグ（ｔａｇ） を読み出す。 アドレス１２により１つのブロックを選択し、各セット
からフラグ信号９０（ｆｌａｇ（ｓｅｔ０））、または
フラグ信号９１（ｆｌａｇ（ｓｅｔ１）），またはフラ
グ信号９２（ｆｌａｇ（ｓｅｔ２））を生成する。一方
、読み出されたタグとアドレス１１を比較器４０、４１
、４２により比較する。この比較は各セットで並列に行
なわれ、ヒットすれば各セットに対応するヒット信号で
ある第１セットのヒット信号７０（ｈｉｔ（ｓｅｔ０）
） または第２セットのヒット信号７１（ｈｉｔ（ｓｅ
ｔ１）） または第３セットのヒット信号７２（ｈｉｔ
（ｓｅｔ２）） がｔａｇ より遅延をともないアサー
トされる。このヒット信号と前記フラグ信号のＯＲをと
り、それぞれセットごとにロード信号１００ （ｌｏａ
ｄ（ｓｅｔ０））、ロード信号１０１ （ｌｏａｄ（ｓ
ｅｔ１））、ロード信号１０２ （ｌｏａｄ（ｓｅｔ２
））を生成する。このロード信号はそれぞれセットごと
に出力回路５０、５１、５２へ入力されキャッシュメモ
リのデータ部３０、３１、３２から出力されるデータを
制御しデータバス６０にデータ（ｄａｔａ）を出力する
。このデータはロード信号より遅延をともない出力され
る。
する。ここでは、クロックを２相クロックｐｈ１ 、ｐ
ｈ２ とする。アドレスレジスタ１０のアドレス（ａｄ
ｄｒｅｓｓ） がｐｈ１ でキャッシュメモリに入力さ
れ、アドレス１２によりキャッシュメモリのタグ部から
１つのブロックを選択しタグ（ｔａｇ） を読み出す。 アドレス１２により１つのブロックを選択し、各セット
からフラグ信号９０（ｆｌａｇ（ｓｅｔ０））、または
フラグ信号９１（ｆｌａｇ（ｓｅｔ１）），またはフラ
グ信号９２（ｆｌａｇ（ｓｅｔ２））を生成する。一方
、読み出されたタグとアドレス１１を比較器４０、４１
、４２により比較する。この比較は各セットで並列に行
なわれ、ヒットすれば各セットに対応するヒット信号で
ある第１セットのヒット信号７０（ｈｉｔ（ｓｅｔ０）
） または第２セットのヒット信号７１（ｈｉｔ（ｓｅ
ｔ１）） または第３セットのヒット信号７２（ｈｉｔ
（ｓｅｔ２）） がｔａｇ より遅延をともないアサー
トされる。このヒット信号と前記フラグ信号のＯＲをと
り、それぞれセットごとにロード信号１００ （ｌｏａ
ｄ（ｓｅｔ０））、ロード信号１０１ （ｌｏａｄ（ｓ
ｅｔ１））、ロード信号１０２ （ｌｏａｄ（ｓｅｔ２
））を生成する。このロード信号はそれぞれセットごと
に出力回路５０、５１、５２へ入力されキャッシュメモ
リのデータ部３０、３１、３２から出力されるデータを
制御しデータバス６０にデータ（ｄａｔａ）を出力する
。このデータはロード信号より遅延をともない出力され
る。
【００２３】いま図５において、たとえば第１のサイク
ルで、第１セットのタグ部のブロックのフラッグ信号ｆ
ｌａｇ（ｓｅｔ１）Ｅが生成されたとすると、アドレス
ｎに対応してキャッシュメモリのデータ部からのデータ
を第１セットで生成されたフラッグ信号ｆｌａｇ（ｓｅ
ｔ１）Ｅによりヒット信号ｈｉｔ（ｓｅｔ１） Ｆより
も先にｔａｇ ｎと同じタイミングでデータｎがデータ
バスに出力される。次にａｄｄｒｅｓｓ ｎ＋１ に対
応して、最近アクセスされた第０セットのブロックから
生成されたフラッグ信号ｆｌａｇ（ｓｅｔ０）Ｇにより
、ヒット信号ｈｉｔ（ｓｅｔ１） Ｈよりも先にタグｎ
＋１ と同じタイミングでデータ（無効）がデータバス
に出力されるが、実際はデータの先読み出しに失敗し、
第１セットでヒットすることによりヒット信号ｈｉｔ（
ｓｅｔ１） Ｈより遅れてデータｎ＋１ が有効なデー
タとしてデータバスに出力される。以下同様に、キャッ
シュメモリの各セットのタグ部のブロック毎に、最近ア
クセスされてセットしたことを示す情報を保持すること
により生成されるフラグ信号にしたがってデータの先読
み出しを行う。もしデータの先読み出しに失敗した場合
は、ヒットしたセットからのヒット信号から生成される
ロード信号にしたがって有効なデータが出力される。
ルで、第１セットのタグ部のブロックのフラッグ信号ｆ
ｌａｇ（ｓｅｔ１）Ｅが生成されたとすると、アドレス
ｎに対応してキャッシュメモリのデータ部からのデータ
を第１セットで生成されたフラッグ信号ｆｌａｇ（ｓｅ
ｔ１）Ｅによりヒット信号ｈｉｔ（ｓｅｔ１） Ｆより
も先にｔａｇ ｎと同じタイミングでデータｎがデータ
バスに出力される。次にａｄｄｒｅｓｓ ｎ＋１ に対
応して、最近アクセスされた第０セットのブロックから
生成されたフラッグ信号ｆｌａｇ（ｓｅｔ０）Ｇにより
、ヒット信号ｈｉｔ（ｓｅｔ１） Ｈよりも先にタグｎ
＋１ と同じタイミングでデータ（無効）がデータバス
に出力されるが、実際はデータの先読み出しに失敗し、
第１セットでヒットすることによりヒット信号ｈｉｔ（
ｓｅｔ１） Ｈより遅れてデータｎ＋１ が有効なデー
タとしてデータバスに出力される。以下同様に、キャッ
シュメモリの各セットのタグ部のブロック毎に、最近ア
クセスされてセットしたことを示す情報を保持すること
により生成されるフラグ信号にしたがってデータの先読
み出しを行う。もしデータの先読み出しに失敗した場合
は、ヒットしたセットからのヒット信号から生成される
ロード信号にしたがって有効なデータが出力される。
【００２４】以上のように本実施例によれば、キャッシ
ュメモリの各セットのタグ部のブロック毎に、最近アク
セスされてセットしたことを示す情報を保持することに
より生成されるフラグ信号にしたがって、ヒット信号が
出力される前にキャッシュメモリのデータ部からのデー
タをデータバスに出力することができる。したがってキ
ャッシュメモリの大容量化にともなうデータ読み出しの
タイムラグを低減させることができる。
ュメモリの各セットのタグ部のブロック毎に、最近アク
セスされてセットしたことを示す情報を保持することに
より生成されるフラグ信号にしたがって、ヒット信号が
出力される前にキャッシュメモリのデータ部からのデー
タをデータバスに出力することができる。したがってキ
ャッシュメモリの大容量化にともなうデータ読み出しの
タイムラグを低減させることができる。
【００２５】なお、９０、９１、９２は最近アクセスさ
れたセットを示す情報をキャッシュメモリの各セットの
タグ部のブロック毎に保持し得られたフラグ信号とした
が、最近アクセスされたセットを示す情報をブロック毎
に１つの場所に保持しておいてもよい。
れたセットを示す情報をキャッシュメモリの各セットの
タグ部のブロック毎に保持し得られたフラグ信号とした
が、最近アクセスされたセットを示す情報をブロック毎
に１つの場所に保持しておいてもよい。
【００２６】図６は第３の実施例におけるキャッシュメ
モリ装置の概略構成図を示す。ここでは３ウェイセット
アソシアティブ方式のキャッシュメモリについて説明す
る。図６において、１０はキャッシュメモリで必要とす
るタグ部に対応するアドレス１１およびタグ部から１つ
のエントリを選択するために必要なアドレス１２を保持
するアドレスレジスタ、２０、２１、２２はそれぞれ第
１セットのタグ部、第２セットのタグ部、第３セットの
タグ部、３０、３１、３２はそれぞれ第１セットのデー
タ部、第２セットのデータ部、第３セットのデータ部、
４０、４１、４２はそれぞれキャッシュメモリに入力さ
れるアドレス１１とタグ部とを比較するための第１セッ
トの比較器、第２セットの比較器、第３セットの比較器
、５０、５１、５２はそれぞれデータ部から出力される
データを制御する第１セットの出力回路、第２セットの
出力回路、第３セットの出力回路、１２０ はアドレス
変換装置、１３０ はアドレス変換装置１２０にマッピ
ングされている情報をデコードするデコーダであり、ア
ドレス変換装置１２０ は、タグ部の各エントリに対応
する物理アドレスがキャッシュメモリ内の指定されたセ
ットにマッピングされていることを示す情報を各エント
リに付加している。
モリ装置の概略構成図を示す。ここでは３ウェイセット
アソシアティブ方式のキャッシュメモリについて説明す
る。図６において、１０はキャッシュメモリで必要とす
るタグ部に対応するアドレス１１およびタグ部から１つ
のエントリを選択するために必要なアドレス１２を保持
するアドレスレジスタ、２０、２１、２２はそれぞれ第
１セットのタグ部、第２セットのタグ部、第３セットの
タグ部、３０、３１、３２はそれぞれ第１セットのデー
タ部、第２セットのデータ部、第３セットのデータ部、
４０、４１、４２はそれぞれキャッシュメモリに入力さ
れるアドレス１１とタグ部とを比較するための第１セッ
トの比較器、第２セットの比較器、第３セットの比較器
、５０、５１、５２はそれぞれデータ部から出力される
データを制御する第１セットの出力回路、第２セットの
出力回路、第３セットの出力回路、１２０ はアドレス
変換装置、１３０ はアドレス変換装置１２０にマッピ
ングされている情報をデコードするデコーダであり、ア
ドレス変換装置１２０ は、タグ部の各エントリに対応
する物理アドレスがキャッシュメモリ内の指定されたセ
ットにマッピングされていることを示す情報を各エント
リに付加している。
【００２７】図７はアドレス変換装置１２０ 、デコー
ダ１３０ に関する概略構成図を示す。図７において、
１４０ はアドレス変換装置１２０ のタグ部の各エン
トリに対応するデータ部の物理アドレスがキャッシュメ
モリ内の指定されたセットにマッピングされていること
を示すビット情報であり、ここでは第１セットに対応し
て００、第２セットに対応して０１、第３セットに対応
して１０のビット情報を保持している場合を示している
。１５０ はビット情報１４０ の２ビットの信号をデ
コードする２ビットデコーダであり、その出力はクロッ
クｐｈ１ に同期してデータ読みだしのためのフラグ信
号９０、９１、９２を生成する。
ダ１３０ に関する概略構成図を示す。図７において、
１４０ はアドレス変換装置１２０ のタグ部の各エン
トリに対応するデータ部の物理アドレスがキャッシュメ
モリ内の指定されたセットにマッピングされていること
を示すビット情報であり、ここでは第１セットに対応し
て００、第２セットに対応して０１、第３セットに対応
して１０のビット情報を保持している場合を示している
。１５０ はビット情報１４０ の２ビットの信号をデ
コードする２ビットデコーダであり、その出力はクロッ
クｐｈ１ に同期してデータ読みだしのためのフラグ信
号９０、９１、９２を生成する。
【００２８】このように構成された本実施例のキャッシ
ュメモリ装置について、以下その動作について説明する
。ここでは、クロックを２相クロックｐｈ１ 、ｐｈ２
とする。アドレス１２によりキャッシュメモリのタグ
部２０、２１、２２から１つのブロックを選択し、読み
出されたタグとアドレス１１を比較器４０、４１、４２
により比較する。この比較は各セットで並列に行なわれ
、ある１つのセットで一致すればそのセットに対応する
ヒット信号７０、７１、７２がアサートされる。一方、
アドレス変換装置１２０ にマッピングされている情報
はデコーダ１３０ でデコードされ、第１セットに対応
するフラグ信号９０、第２セットに対応するフラグ信号
９１、第３セットに対応するフラグ信号９２を生成する
。たとえば第１セットでは、ヒット信号７０とフラグ信
号９０のＯＲをとりロード信号１００ を生成する。こ
のロード信号１００ は出力回路５０へ入力され、キャ
ッシュメモリのデータ部３０から出力されるデータを制
御しデータバス６０に出力する。したがって、ヒット信
号７０がアサートされた後にキャッシュメモリのデータ
部からのデータをデータバス６０に出力するか、または
キャッシュメモリ内の指定されたセットにマッピングさ
れていることを示すビット情報１４０ から生成される
フラグ信号９０により、キャッシュメモリのデータ部か
らのデータをヒット信号よりも先にデータバス６０に出
力する。同様にロード信号１０１ 、１０２ はそれぞ
れ出力回路５１、５２へ入力されキャッシュメモリのデ
ータ部３１、３２から出力されるデータを制御しデータ
バス６０に出力する。
ュメモリ装置について、以下その動作について説明する
。ここでは、クロックを２相クロックｐｈ１ 、ｐｈ２
とする。アドレス１２によりキャッシュメモリのタグ
部２０、２１、２２から１つのブロックを選択し、読み
出されたタグとアドレス１１を比較器４０、４１、４２
により比較する。この比較は各セットで並列に行なわれ
、ある１つのセットで一致すればそのセットに対応する
ヒット信号７０、７１、７２がアサートされる。一方、
アドレス変換装置１２０ にマッピングされている情報
はデコーダ１３０ でデコードされ、第１セットに対応
するフラグ信号９０、第２セットに対応するフラグ信号
９１、第３セットに対応するフラグ信号９２を生成する
。たとえば第１セットでは、ヒット信号７０とフラグ信
号９０のＯＲをとりロード信号１００ を生成する。こ
のロード信号１００ は出力回路５０へ入力され、キャ
ッシュメモリのデータ部３０から出力されるデータを制
御しデータバス６０に出力する。したがって、ヒット信
号７０がアサートされた後にキャッシュメモリのデータ
部からのデータをデータバス６０に出力するか、または
キャッシュメモリ内の指定されたセットにマッピングさ
れていることを示すビット情報１４０ から生成される
フラグ信号９０により、キャッシュメモリのデータ部か
らのデータをヒット信号よりも先にデータバス６０に出
力する。同様にロード信号１０１ 、１０２ はそれぞ
れ出力回路５１、５２へ入力されキャッシュメモリのデ
ータ部３１、３２から出力されるデータを制御しデータ
バス６０に出力する。
【００２９】この過程を図８のタイミング図により説明
する。アドレスレジスタ１０のアドレス（ａｄｄｒｅｓ
ｓ） がｐｈ１ でキャッシュメモリに入力され、アド
レス１２によりキャッシュメモリのタグ部から１つのブ
ロックを選択しタグ（ｔａｇ） を読み出す。同時にア
ドレス変換装置１２０ のタグ部の各エントリに対応す
るデータ部の物理アドレスがキャッシュメモリ内の指定
されたセットにマッピングされていることを示すビット
情報１４０ から各セットに対応するフラグ信号９０（
ｆｌａｇ（ｓｅｔ０））、フラグ信号９１（ｆｌａｇ（
ｓｅｔ１））、フラグ信号９２（ｆｌａｇ（ｓｅｔ２）
）のいずれかを生成する。キャッシュメモリの読み出さ
れたタグ（ｔａｇ） とアドレス１１を比較器４０、４
１、４２により比較する。この比較は各セットで並列に
行なわれ、ヒットすれば各セットに対応するヒット信号
である第１セットのヒット信号７０（ｈｉｔ（ｓｅｔ０
）） または第２セットのヒット信号７１（ｈｉｔ（ｓ
ｅｔ１）） または第３セットのヒット信号７２（ｈｉ
ｔ（ｓｅｔ２）） がｔａｇ より遅延をともないアサ
ートされる。このヒット信号と前記フラグ信号のＯＲを
とり、それぞれセットごとにロード信号１００ （ｌｏ
ａｄ（ｓｅｔ０））、ロード信号１０１ （ｌｏａｄ（
ｓｅｔ１））、ロード信号１０２ （ｌｏａｄ（ｓｅｔ
２））を生成する。このロード信号はそれぞれセットご
とに出力回路５０、５１、５２へ入力され、キャッシュ
メモリのデータ部３０、３１、３２から出力されるデー
タを制御しデータバス６０にデータ（ｄａｔａ）を出力
する。このデータはロード信号より遅延をともない出力
される。
する。アドレスレジスタ１０のアドレス（ａｄｄｒｅｓ
ｓ） がｐｈ１ でキャッシュメモリに入力され、アド
レス１２によりキャッシュメモリのタグ部から１つのブ
ロックを選択しタグ（ｔａｇ） を読み出す。同時にア
ドレス変換装置１２０ のタグ部の各エントリに対応す
るデータ部の物理アドレスがキャッシュメモリ内の指定
されたセットにマッピングされていることを示すビット
情報１４０ から各セットに対応するフラグ信号９０（
ｆｌａｇ（ｓｅｔ０））、フラグ信号９１（ｆｌａｇ（
ｓｅｔ１））、フラグ信号９２（ｆｌａｇ（ｓｅｔ２）
）のいずれかを生成する。キャッシュメモリの読み出さ
れたタグ（ｔａｇ） とアドレス１１を比較器４０、４
１、４２により比較する。この比較は各セットで並列に
行なわれ、ヒットすれば各セットに対応するヒット信号
である第１セットのヒット信号７０（ｈｉｔ（ｓｅｔ０
）） または第２セットのヒット信号７１（ｈｉｔ（ｓ
ｅｔ１）） または第３セットのヒット信号７２（ｈｉ
ｔ（ｓｅｔ２）） がｔａｇ より遅延をともないアサ
ートされる。このヒット信号と前記フラグ信号のＯＲを
とり、それぞれセットごとにロード信号１００ （ｌｏ
ａｄ（ｓｅｔ０））、ロード信号１０１ （ｌｏａｄ（
ｓｅｔ１））、ロード信号１０２ （ｌｏａｄ（ｓｅｔ
２））を生成する。このロード信号はそれぞれセットご
とに出力回路５０、５１、５２へ入力され、キャッシュ
メモリのデータ部３０、３１、３２から出力されるデー
タを制御しデータバス６０にデータ（ｄａｔａ）を出力
する。このデータはロード信号より遅延をともない出力
される。
【００３０】いま図８において、たとえば、アドレスｎ
に対応して、キャッシュメモリの各セットにマッピング
されていることを示すビット情報１４０ から得られた
フラグ信号ｆｌａｇ（ｓｅｔ１）Ｉにより、ヒット信号
ｈｉｔ（ｓｅｔ１） Ｊよりも先にｔａｇ ｎと同じタ
イミングでキャッシュメモリのデータ部からのデータｎ
がデータバスに出力される。次に、アドレスｎ＋１ に
対応して、ビット情報１４０ から得られたｆｌａｇ（
ｓｅｔ０）Ｋにより、ヒット信号ｈｉｔ（ｓｅｔ０）
Ｌよりも先にタグｎ＋１ と同じタイミングでキャッシ
ュメモリのデータ部からデータｎ＋１ がデータバスに
出力される。以下同様に、キャッシュメモリ内の指定さ
れたセットにマッピングされていることを示すアドレス
変換装置のビット情報から得られるフラグ信号にしたが
ってデータの先読み出しを行う。
に対応して、キャッシュメモリの各セットにマッピング
されていることを示すビット情報１４０ から得られた
フラグ信号ｆｌａｇ（ｓｅｔ１）Ｉにより、ヒット信号
ｈｉｔ（ｓｅｔ１） Ｊよりも先にｔａｇ ｎと同じタ
イミングでキャッシュメモリのデータ部からのデータｎ
がデータバスに出力される。次に、アドレスｎ＋１ に
対応して、ビット情報１４０ から得られたｆｌａｇ（
ｓｅｔ０）Ｋにより、ヒット信号ｈｉｔ（ｓｅｔ０）
Ｌよりも先にタグｎ＋１ と同じタイミングでキャッシ
ュメモリのデータ部からデータｎ＋１ がデータバスに
出力される。以下同様に、キャッシュメモリ内の指定さ
れたセットにマッピングされていることを示すアドレス
変換装置のビット情報から得られるフラグ信号にしたが
ってデータの先読み出しを行う。
【００３１】以上のように本実施例によれば、アドレス
変換装置のタグ部の各エントリに対応する物理アドレス
がキャッシュメモリ内の指定されたセットにマッピング
されていることを示す情報を各エントリに付加したアド
レス変換装置の情報により生成されるフラグ信号にした
がって、ヒット信号が出力される前にキャッシュメモリ
のデータ部からのデータをデータバスに出力することが
できる。このデータの先読み出しは、キャッシュメモリ
がヒットする場合はすべて成功する。したがってキャッ
シュメモリの大容量化にともなうデータ読み出しのタイ
ムラグを低減させることができる。
変換装置のタグ部の各エントリに対応する物理アドレス
がキャッシュメモリ内の指定されたセットにマッピング
されていることを示す情報を各エントリに付加したアド
レス変換装置の情報により生成されるフラグ信号にした
がって、ヒット信号が出力される前にキャッシュメモリ
のデータ部からのデータをデータバスに出力することが
できる。このデータの先読み出しは、キャッシュメモリ
がヒットする場合はすべて成功する。したがってキャッ
シュメモリの大容量化にともなうデータ読み出しのタイ
ムラグを低減させることができる。
【００３２】
【発明の効果】以上説明したように、本発明によれば、
外部からキャッシュメモリに入力されるアドレスとキャ
ッシュメモリ内部に保持されるタグ部とを比較するアド
レス比較器からヒット信号が出力される前に、直前のア
クセスによるヒット信号を用いて直前にアクセスしたデ
ータ部をセットしたことを示すフラグを用いるか、また
は最近アクセスされてセットしたことを示す情報をキャ
ッシュメモリの各ブロックに対応して記憶させた情報を
用いるか、またはアドレス変換装置のタグ部の各エント
リに対応する物理アドレスがキャッシュメモリ内の指定
されたセットにマッピングされていることを示す情報を
各エントリに付加したアドレス変換装置からの情報を用
いることより、ヒット信号が出力される前に、キャッシ
ュメモリのデータ部からのデータをバスに出力すること
ができる。したがってキャッシュメモリの大容量化にと
もなうデータ読み出しのタイムラグを低減させることが
でき、クロック周波数の高い電子計算機での高速ローカ
ルメモリとしてその実用的効果は大きい。
外部からキャッシュメモリに入力されるアドレスとキャ
ッシュメモリ内部に保持されるタグ部とを比較するアド
レス比較器からヒット信号が出力される前に、直前のア
クセスによるヒット信号を用いて直前にアクセスしたデ
ータ部をセットしたことを示すフラグを用いるか、また
は最近アクセスされてセットしたことを示す情報をキャ
ッシュメモリの各ブロックに対応して記憶させた情報を
用いるか、またはアドレス変換装置のタグ部の各エント
リに対応する物理アドレスがキャッシュメモリ内の指定
されたセットにマッピングされていることを示す情報を
各エントリに付加したアドレス変換装置からの情報を用
いることより、ヒット信号が出力される前に、キャッシ
ュメモリのデータ部からのデータをバスに出力すること
ができる。したがってキャッシュメモリの大容量化にと
もなうデータ読み出しのタイムラグを低減させることが
でき、クロック周波数の高い電子計算機での高速ローカ
ルメモリとしてその実用的効果は大きい。
【図１】本発明における第１の実施例のキャッシュメモ
リ装置の概略構成概略図である。
リ装置の概略構成概略図である。
【図２】第１の実施例の記憶部の概略構成図である。
【図３】第１の実施例のタイミング図である。
【図４】本発明における第２の実施例のキャッシュメモ
リ装置の概略図である。
リ装置の概略図である。
【図５】第２の実施例のタイミング図である。
【図６】本発明における第３の実施例のキャッシュメモ
リ装置の概略構成図である。
リ装置の概略構成図である。
【図７】第３の実施例のアドレス変換装置の概略構成図
である。
である。
【図８】第３の実施例のタイミング図である。
【図９】従来のキャッシュメモリ装置の概略構成図であ
る。
る。
【図１０】従来のキャッシュメモリ装置のタイミング図
である。
である。
１０ アドレスレジスタ
２０、２１、２２ タグ部
３０、３１、３２ データ部
４０、４１、４２ 比較器
５０、５１、５２ 出力回路
６０ データバス
７０、７１、７２ ヒット信号
８０、８１、８２ 記憶部
９０、９１、９２ フラグ信号
１００ 、１０１ 、１０２ ロード信号１１０
ラッチ回路 １２０ アドレス変換装置 １３０ デコーダ １４０ ビット情報 １５０ ２ビットデコーダ
ラッチ回路 １２０ アドレス変換装置 １３０ デコーダ １４０ ビット情報 １５０ ２ビットデコーダ
Claims (3)
- 【請求項１】 セットアソシアティブ方式のキャッシ
ュメモリにおいて、外部からキャッシュメモリに入力さ
れるアドレスとキャッシュメモリ内部に保持されるタグ
部とを比較するアドレス比較器と、このアドレス比較器
の出力するヒット信号を入力として直前にデータ部をア
クセスしたことを示すフラグを記憶する記憶部と、この
記憶部から出力される信号または前記ヒット信号により
前記キャッシュの複数のセットのデータ部からの出力を
制御する出力回路とを備えたことを特徴とするキャッシ
ュメモリ装置。 - 【請求項２】 セットアソシアティブ方式のキャッシ
ュメモリにおいて、最近アクセスされたセットを示す情
報を各ブロックに対応して記憶する記憶部と、外部から
キャッシュメモリに入力されるアドレスとキャッシュメ
モリ内部に保持されるタグ部とを比較するアドレス比較
器と、このアドレス比較器の出力するヒット信号または
前記情報により前記キャッシュの複数のセットのデータ
部からの出力を制御する出力回路とを備えたことを特徴
とするキャッシュメモリ装置。 - 【請求項３】 アドレス変換装置およびこのアドレス
変換装置から出力される物理アドレスを使用するセット
アソシアティブ方式の物理キャッシュメモリにおいて、
前記アドレス変換装置のタグ部の各エントリに対応する
物理アドレスが前記キャッシュメモリ内の指定されたセ
ットにマッピングされていることを示す情報を各エント
リに付加したアドレス変換装置と、このアドレス変換装
置により変換した物理アドレスと前記キャッシュメモリ
内部に保持されるタグ部とを比較するアドレス比較器と
、このアドレス比較器の出力するヒット信号または前記
情報により前記キャッシュの複数のセットのデータ部か
らの出力を制御する出力回路とを備えたことを特徴とす
るキャッシュメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3008823A JP2650789B2 (ja) | 1991-01-29 | 1991-01-29 | キャッシュメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3008823A JP2650789B2 (ja) | 1991-01-29 | 1991-01-29 | キャッシュメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04252343A true JPH04252343A (ja) | 1992-09-08 |
| JP2650789B2 JP2650789B2 (ja) | 1997-09-03 |
Family
ID=11703525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3008823A Expired - Fee Related JP2650789B2 (ja) | 1991-01-29 | 1991-01-29 | キャッシュメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2650789B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0981457A (ja) * | 1995-09-18 | 1997-03-28 | Nec Corp | キャッシュ記憶制御装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01116745A (ja) * | 1987-10-30 | 1989-05-09 | Pfu Ltd | キャッシュメモリ制御方式 |
| JPH01321535A (ja) * | 1988-06-24 | 1989-12-27 | Hitachi Ltd | 半導体記憶装置 |
-
1991
- 1991-01-29 JP JP3008823A patent/JP2650789B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01116745A (ja) * | 1987-10-30 | 1989-05-09 | Pfu Ltd | キャッシュメモリ制御方式 |
| JPH01321535A (ja) * | 1988-06-24 | 1989-12-27 | Hitachi Ltd | 半導体記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0981457A (ja) * | 1995-09-18 | 1997-03-28 | Nec Corp | キャッシュ記憶制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2650789B2 (ja) | 1997-09-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |