JPH0468659B2 - - Google Patents

Description

【発明の詳細な説明】 ［概要］ データ処理システムの中央処理装置に内蔵され
るキヤツシユメモリのキヤツシユメモリ制御方式
に関し、 タグ索引時間分だけ制御時間を削減することに
より、低価格なメモリ素子を用いたキヤツシユメ
モリ制御方式を提供することを目的とし、 プロセツサのアクセス単位の複数倍をキヤツシ
ユメモリの単一エントリとし、キヤツシユメモリ
を同一構成となるように命令用キヤツシユとデー
タ用キヤツシユとに分割するキヤツシユメモリ制
御方式であつて、プロセツサが前回アクセスした
物理アドレスレジスタ内の物理アドレスをラツチ
しておくアドレスラツチと、ラツチした物理アド
レスのブロツクインデツクスにより予め索引が行
なわれるタグメモリおよびデータメモリと、プロ
セツサがアクセスにきたときプロセツサの出して
いる物理アドレスのブロツクインデツクスとラツ
チされている前回アクセスのブロツクインデツク
スを比較する第１比較手段と、プロセツサが出し
ている物理アドレスのタグ比較アドレスとすでに
索引されているタグメモリのタグ内容とを比較す
る第２比較手段と、第１比較手段の出力と第２比
較手段の出力が入力するアンド回路とを、備え、
アンド回路の出力に基づいて応答信号を出力する
ように構成した。

［産業上の利用分野］ 本発明は、データ処理システムのシステムの中
央処理装置に内蔵されるキヤツシユメモリのキヤ
ツシユメモリ制御方式に関する。

半導体技術の飛躍的な発展によつてマイクロプ
ロセツサの高速化と処理性能増大化が進み、これ
に伴つて当該マイクロプロセツサとを採用した中
央処理装置においてもキヤツシユメモリを内蔵し
たものが増加している。

このような状態においてマイクロプロセツサの
高速化に対応して高速かつ高価なメモリ素子が必
要であるため、装置の相対的価格が高価となる。
このため、制御ロスを回避して低価格なメモリ素
子を用いることが望まれていた。

［従来の技術］ 従来のこの種のキヤツシユメモリ制御方式とし
ては、例えば第５図および第６図に示すようなも
のがある。

第５図において、１はプロセツサ、２はアドレ
ス変換部であり、アドレス変換部２は論理アドレ
スを物理アドレスに変換する。３は物理アドレス
が収納される物理アドレスレジスタであり、物理
アドレスレジスタ３はページフレームナンバー域
（タグ比較アドレス）４およびブロツクインデツ
クス５を有している。

また、６はブロツクインデツクス５により索引
されるタグメモリ、７は同じくブロツクインデツ
クス５により索引されるデータメモリである。

８は比較器であり、比較器８にはタグ比較アド
レス４と、タグメモリ６のタグ索引内容とが入力
しており、両者が一致したとき、応答信号が出力
されゲート９を開いてデータメモリ７のデータが
データバス１０に取り込まれる。

すなわち、第６図のタイミングチヤートに示す
ように、アドレスＡがアクセスされると、アクセ
スストローブおよびデータストローブがそれぞれ
出力され、アドレスＡのアクセスと同時にタグ索
引が行なわれ、続いて比較を行なつてHIT時に
は応答信号が出力される。

［発明が解決しようとする問題点］ しかしながら、このような従来のキヤツシユメ
モリ制御方式にあつては、アドレスが出力された
後でタグ索引を行なうようになつているため、キ
ヤツシユメモリの制御がマイクロプロセツサの物
理アドレスの送出時間および応答時間に制限され
ることになり、制御時間の遅延が生じる。その結
果、高速でかつ高価なメモリ素子が必要となり、
装置の相対価格が上昇するという問題点があつ
た。

この発明は、このような従来の問題点に鑑みて
なされたものであつて、タグ索引時間分だけ制御
時間を削減することにより、低価格なメモリ素子
を用いたキヤツシユメモリ制御方式を提供するこ
とを目的としている。

［問題点を解決するための手段］ 第１図は、本発明の原理説明図である。

第１図において、１１は命令用キヤツシユ、１
２はデータ用キヤツシユ、１８，１９はプロセツ
サ２６が前回アクセスした物理アドレスレジスタ
１４内の物理アドレスをラツチしておくアドレス
ラツチ、２０，２１および２２，２３はラツチし
た物理アドレスのブロツクインデツクスにより予
め索引が行なわれるタグメモリおよびデータメモ
リ、２７，２８はプロセツサ２６がアクセスにき
たときプロセツサ２６の出している物理アドレス
のブロツクインデツクスとラツチされている前回
アクセスのブロツクインデツクスを比較する第１
比較手段、２９，３０は、プロセツサ２６が出し
ている物理アドレスのタグ比較アドレスとすでに
索引されているタグメモリ２０，２１のタグ内容
とを比較する第２比較手段、３３，３４は第１比
較手段２７，２８の出力と第２比較手段２９，３
０の出力が入力するアンド回路である。

［作用］ 本発明では、第１比較手段２７，２８の比較結
果と第２比較手段２９，３０の比較結果とが一致
したとき、アンド回路３３，３４は応答信号を生
成する。

したがつて、従来よりタグ索引時間分だけ制御
時間を短縮することができ、プロセツサ２６の物
理アドレスの送出時間と応答時間により制限され
ることがない。

その結果、低価格のメモリ素子を用いることが
でき、装置全体の価格を低減することが可能とな
る。

［実施例］ 以下、本発明の実施例を図面に基づいて説明す
る。

第２図は本発明の一実施例を示す図である。

第２図において、キヤツシユメモリは命令用キ
ヤツシユ１１とデータ用キヤツシユ１２とに２分
割されており、それぞれ同一構成となつている。
命令キヤツシユ１１に対する命令のアクセスおよ
びデータ用キヤツシユ１２に対するデータのアク
セスは別のアドレスに対してそれぞれ実行され
る。

１３はアドレス変換部であり、アドレス変換部
１３は論理アドレスを物理アドレスに変換する。
１４は変換された物理アドレスを収納する物理ア
ドレスレジスタであり、物理アドレスレジスタ１
４は、タグ比較アドレス域１５、ブロツクインデ
ツクス域１６およびブロツク内相対アドレス域１
７を有している。

１８は命令用アドレスラツチ、１９はデータ用
アドレスラツチであり、これらのアドレスラツチ
１８，１９内には、物理アドレスレジスタ１４内
の物理アドレス、すなわちタグ比較アドレスとブ
ロツクインデツクスとがそれぞれラツチされる。
アドレスラツチ１８，１９はタグ比較アドレスと
ブロツクインデツクスとを収納する収納域を有
し、キヤツシユエントリのリプレースアドレスを
保持する機能を兼ねている。

２０は命令用タグメモリ、２１はデータ用タグ
メモリ、２２は命令用データバツフア（データメ
モリ）、２３はデータ用データバツフア（データ
メモリ）であり、これらのタグメモリ２０，２１
およびデータバツフア２２，２３はアドレスラツ
チ１８，１９にラツチされたブロツクインデツク
スによりマルチプレクサ２４，２５を介してそれ
ぞれ索引される。

タグメモリ２０，２１のエントリは、データバ
ツフア２２，２３のブロツクに対応しており、こ
こではマイクロプロセツサ２６のアクセス単位の
複数倍を単一エントリとしている。すなわち、１
ブロツクは、例えば16バイトまたは32バイト程度
に構成され、マイクロプロセツサ２６のアクセス
単位は、例えば４バイトで構成される。

２７，２８は第１比較手段としての比較器であ
り、これらの比較器２７，２８はアドレスラツチ
１８，１９から出力されるブロツクインデツクス
と、マイクロプロセツサ２６が出している物理ア
ドレスレジスタ１４のブロツクインデツクスとを
比較し、一致したとき一致信号をそれぞれ出力す
る。

２９，３０は、第２比較手段としての比較器で
あり、これらの比較器２９，３０はマイクロプロ
セツサ２６が出している物理アドレスレジスタ１
４の、マルチプレクサ３１，３２を介して入力す
るタグ比較アドレスとタグメモリ２０，２１のす
でに索引されているタグ内容とを比較し、一致し
ているとき、一致信号を出力する。

３３は比較器２７の出力および比較器２９の出
力がそれぞれ入力する命令キヤツシユ用アンド回
路、３４は比較器２８の出力および比較器３０の
出力がそれぞれ入力するデータ用アンド回路であ
り、これらのアンド回路３３，３４にそれぞれの
比較信号が一致したとき、HIT信号を応答信号
生成回路３５に出力する。応答信号生成回路３５
は、アンド回路３３，３４からのHIT信号を受
けて応答信号を生成し、バツフアゲート３６，３
７を開ける。これにより、データバツフア２２，
２３のデータはデータバス３８を介してマイクロ
プロセツサ２６内に入る。

次に、本キヤツシユ制御方式を第３図のフロー
チヤートに基づいて説明する。

命令キヤツシユ１１に対する命令のアクセスお
よびデータ用キヤツシユ１２に対するデータのア
クセスは別のアドレスに対してそれぞれ実行され
る。ここでは、命令キヤツシユ１１に対する命令
のアクセスについて説明する。

まず、ステツプS1で前回マイクロプロセツサ
２６がアクセスした物理アドレスを前回のマイク
ロプロセツサ２６への応答とともに、アドレスラ
ツチ１８内に取り込んでおく。

次に、ステツプS2でアドレスラツチ１８内に
ラツチされているブロツクインデツクスを用いて
タグメモリ２０とデータバツフア２２とを索引し
ておく。

次に、ステツプS3で比較器２７により、マイ
クロプロセツサ２６がアクセスにきたとき、マイ
クロプロセツサ２６が出している物理アドレスレ
ジスタ１４内のブロツクインデツクスとアドレス
ラツチ１８でラツチされている前回のブロツクイ
ンデツクスとを比較し、同時にステツプS4で比
較器２９によりマイクロプロセツサ２６が出して
いる物理アドレスレジスタ１４のタグ比較アドレ
スとすでに索引されているタグメモリ２０のタグ
内容とを比較する。

次に、ステツプS5では比較器２７の比較結果
と比較器２９の比較結果とが一致していたとき、
アンド回路３３よりHIT信号を出力して応答信
号生成回路３５から応答信号を出力し、バツフア
ゲート３６を開けてマイクロプロセツサ２６に応
答してデータを返す。このとき、ステツプS6で
はアドレスラツチ１８の内容は更新される。そし
て、ステツプS7でマイクロプロセツサ２６はデ
ータバス３８を介してデータを受信する。

したがつて、第４図のタイミングチヤートに示
すように、アドレスＡ、アドレスＢ、アドレス
Ｃ・・・が順次アクセスされるとき、アドレス
Ｂ、アドレスＣ・・・においては、すでにタグの
索引がすんでいるので、アクセスと同時に比較す
るだけで良いため、従来例よりもタグ索引時間分
だけ制御時間を短縮することができる。すなわ
ち、マイクロプロセツサ２６の物理アドレスの送
出時間および応答時間に制限されることがない。
したがつて、従来のように高速で高価格のメモリ
素子を用いる必要がなく、低価格のメモリ素子を
用いることができるので、装置全体の価格を低減
することができる。また、アドレスラツチ１８，
１９およびマルチプレクサ２４，２５，３１，３
２はキヤツシユエントリのリプレース時に使用す
るので、部品の増加は比較器２７，２８のみとな
る。

［発明の効果］ 以上説明してきたように、本発明によれば、タ
グ索引時間分だけ制御時間を短縮化することがで
きるので、低価格のメモリ素子を用いることがで
き、その結果、装置全体の価格を低減することが
できる。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明
の一実施例を示すブロツク図、第３図は動作を説
明するためのフローチヤート、第４図はタイミン
グチヤート、第５図は従来例を示すブロツク図、
第６図は従来のタイミングチヤートである。 図中、１１……命令用キヤツシユ、１２……デ
ータ用キヤツシユ、１４……物理アドレスレジス
タ、１８，１９……アドレスラツチ、２０，２１
……タグメモリ、２２，２３……データメモリ、
２６……プロセツサ、２７〜３０……比較器、３
３，３４……アンド回路。

Claims (1)

【特許請求の範囲】
1. １ プロセツサ２６のアクセス単位の複数倍をキ
   ヤツシユメモリの単一エントリとし、キヤツシユ
   メモリを同一構成となるように命令用キヤツシユ
   １１とデータ用キヤツシユ１２とに分割するキヤ
   ツシユメモリ制御方式であつて、プロセツサ２６
   が前回アクセスした物理アドレスレジスタ１４内
   の物理アドレスをラツチしておくアドレスラツチ
   １８，１９と、ラツチした物理アドレスのブロツ
   クインデツクスにより予め索引が行なわれるタグ
   メモリ２０，２１およびデータメモリ２２，２３
   と、プロセツサ２６がアクセスにきたときプロセ
   ツサ２６の出している物理アドレスのブロツクイ
   ンデツクスとラツチされている前回アクセスのブ
   ロツクインデツクスを比較する第１比較手段２
   ７，２８と、プロセツサ２６が出している物理ア
   ドレスのタグ比較アドレスとすでに索引されてい
   るタグメモリ２０，２１のタグ内容とを比較する
   第２比較手段２９，３０と、第１比較手段２７，
   ２８の出力と第２比較手段２９，３０の出力が入
   力するアンド回路３３，３４とを、備え、アンド
   回路３３，３４の出力に基づいて応答信号を出力
   するようにしたことを特徴とするキヤツシユメモ
   リ制御方式。