JPH01116745A - キャッシュメモリ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ データ処理システムの中央処理装置に内蔵されるキャッ
シュメモリのキャッシュメモリ制御方式タグ索引時間分
だけ制御時間を削減することにより、低価格なメモリ素
子を用いたキャッシュメモリ制御方式を提供することを
目的とし、プロセッサのアクセス単位の複数倍をキャッ
シュメモリの単一エントリとし、キャッシュメモリを同
一構成となるように命令用キャッシュとデータ用キャッ
シュとに分割するキャッシュメモリ制御方式であって、
プロセッサが前回アクセスした物理アドレスレジスタ内
の物理アドレスをラッチしておくアドレスラッチと、ラ
ッチした物理アドレスのブロックインデックスにより予
め索引が行なわれるタグメモリおよびデータメモリと、
プロセッサがアクセスにきたときプロセッサの出してい
る物理アドレスのブロックインデックスとラッチされて
いる前回アクセスのブロックインデックスを比較する第
１比較手段と、プロセッサが出している物理アドレスの
タグ比較アドレスとすでに索引されているタグメモリの
タグ内容とを比較する第２比較手段と、第１比較手段の
出力と第２比較手段の出力が入力するアンド回路とを、
備え、アンド回路の出力に基づいて応答信号を出力する
ように構成した。

［産業上の利用分野］ 本発明は、データ処理システムのシステムの中央５１！
ＩＬＩＩＩ置に内蔵されるキャッシュメモリのキャッシ
ュメモリ制御方式に関する。

半導体技術の飛躍的な発展によってマイクロプロセッサ
の高速化と処理性能増大化が進み、これに伴って当該マ
イクロプロセッサとを採用した中央処理装置においても
キャッシュメモリを内蔵したものが増加している。

このような状態においてマイクロプロセッサの高速化に
対応して高速かつ高価なメモリ素子が必要であるため、
装置の相対的価格が高価となる。

このため、制御ロスを回避して低価格なメモリ素子を用
いることが望まれていた。

［従来の技術］ 従来のこの種のキャッシュメモリ制御方式としては、例
えば第５図および第６図に示すようなものがめる。

第５図において、１はプロセッサ、２はアドレス変換部
であり、アドレス変換部２は論理アドレスを物理アドレ
スに変換する。３は物理アドレスが収納される物理アド
レスレジスタであり、物理アドレスレジスタ３はページ
フレームナンバー域（タグ比較アドレス）４およびブロ
ックインデックス５を有している。

また、６はブロックインデックス５により索引されるタ
グメモリ、７は同じくブロックインデックス５により索
引されるデータメモリである。

８は比較器であり、比較器８にはタグ比較アドレス４と
、タグメモリ６のタグ索引内容とが入力しており、両者
が一致したとき、応答信号が出力されゲート９を開いて
データメモリ７のデータがデータパスコ０に取り込まれ
る。

すなわち、第６図のタイミングチャートに示すように、
アドレスＡがアクセスされると、アクセスストローブお
よびデータストローブがそれぞれ出力され、アドレスＡ
のアクセスと同時にタグ索引が行なわれ、続いて比較を
行なってＨＩＴ時には応答信号が出力される。

［発明が解決しようとする問題点］ しかしながら、このような従来のキャッシュメモリ制御
方式にあっては、アドレスが出力された後でタグ索引を
行なうようになっているため、キャッシュメモリの制御
がマイクロプロセッサの物理アドレスの送出時間および
応答時間に制限されることになり、制御時間の遅延が生
じる。その結果、高速でかつ高価なメモリ素子が必要と
なり、装置の相対価格が上昇するという問題点があった
。

この発明は、このような従来の問題点に鑑みてなされた
ものであって、タグ索引時間分だけ制御時間を削減する
ことにより、低価格なメモリ素子を用いたキャッシュメ
モリ制御方式を提供することを目的としている。

［問題点を解決するための手段］ 第１図は、本発明の原理説明図である。

第１図において、１１は命令用キャッシュ、１２はデー
タ用キャッシュ、１８．１９はプロセッサ２６が前回ア
クセスした物理アドレスレジスタ］４内の物理アドレス
をラッチしておくアドレスラッチ、２０．２１および２
２．２３はラッチした物理アドレスのブロックインデッ
クスにより予め索引が行なわれるタグメモリおよびデー
タメモリ、２７．２８はプロセッサ２６がアクセスにき
たときプロセッサ２６の出している物理アドレスのブロ
ックインデックスとラッチされている前回アクセスのブ
ロックインデックスを比較する第１比較手段、２９．３
０は、プロセッサ２６が出している物理アドレスのタグ
比較アドレスとすでに索引されているタグメモリ２０．
２１のタグ内容とを比較する第２比較手段、３３．３４
は第１比較手段２７．２８の出力と第２比較手段２９，
３０の出力が入力するアンド回路である。

［作用］ 本発明では、第１比較手段２７．２８の比較結果と第２
比較手段２９．３０の比較結果とが一致したとき、アン
ド回路３３．３４は応答信号を生成する。

したがって、従来よりタグ索引時間分だけ制御時間を短
縮することができ、プロセッサ２６の物理アドレスの送
出時間と応答時間により制限されることがない。

その結果、低価格のメモリ素子を用いることができ、装
置全体の価格を低減することが可能となる。

［実施例］ 以下、本発明の実施例を図面に基づいて説明する。

第２図は本発明の一実施例を示す図である。

第２図において、キャッシュメモリは命令用キャッシュ
１１とデータ用キャッシュ１２とに２分割されており、
それぞれ同一構成となっている。

命令キャッシュ１１に対する命令のアクセスおよびデー
タ用キャッシュ１２に対するデータのアクセスは別のア
ドレスに対してそれぞれ実行される。

１３はアドレス変換部であり、アドレス変換部１３は論
理アドレスを物理アドレスに変換する。

１４は変換された物理アドレスを収納する物理アドレス
レジスタであり、物理アドレスレジスタ１４は、タグ比
較アドレス域１５、ブロックインデックス域１６および
ブロック内相対アドレス域１７を有している。

１８は命令用アドレスラッチ、１９はデータ用アドレス
ラッチであり、これらのアドレスラッチ１８．１９内に
は、物理アドレスレジスタ１４内の物理アドレス、すな
わちタグ比較アドレスとブロックインデックスとがそれ
ぞれラッチされる。

アドレスラッチ１８．１９はタグ比較アドレスとブロッ
クインデックスとを収納する収納域を有し、キャッシュ
エントリのリプレースアドレスを保持する機能を兼ねて
いる。

２０は命令用タグメモリ、２１はデータ用タグメモリ、
２２は命令用データバッファ（データメモリ）、２３は
データ用データバッファ（データメモリ）であり、これ
らのタグメモリ２０．２１およびデータバッファ２２．
２３はアドレスラッチ１８．１９にラッチされたブロッ
クインデックスによりマルチプレクサ２４．２５を介し
てそれぞれ索引される。

タグメモリ２０．２１のエントリは、データバッファ２
２．２３のブロックに対応しており、ここではマイクロ
プロセッサ２６のアクセス単位の複数倍を単一エントリ
としている。すなわち、１ブロツクは、例えば１６バイ
トまたは３２バイト程度に構成され、マイクロプロセッ
サ２６のアクセス単位は、例えば４バイトで構成される
。

２７．２８は第１比較手段としての比較器であり、これ
らの比較器２７．２８はアドレスラッチ１８．１９から
出力されるブロックインデックスと、マイクロプロセッ
サ２６が出している物理アドレスレジスタ１４のブロッ
クインデックスとを比較し、一致したとき一致信号をそ
れぞれ出力する。

２９．３０は、第２比較手段としての比較器であり、こ
れらの比較器２９．３０はマイクロプロセッサ２６が出
している物理アドレスレジスタ１４の、マルチプレクサ
３１．３２を介して入力するタグ比較アドレスとタグメ
モリ２０．２１のすでに索引されているタグ内容とを比
較し、一致しているとき、一致信号を出力する。

３３は比較器２７の出力および比較器２９の出力がそれ
ぞれ入力する命令キャッシュ用アンド回路、３４は比較
器２８の出力および比較器３０の出力がそれぞれ入力す
るデータ用アンド回路であり、これらのアンド回路３３
．３４にそれぞれの比較信号が一致したとき、ＨＩＴ信
号を応答信号生成回路３５に出力する。応答信号生成回
路３５は、アンド回路３３．３４からのＨＩＴ信号を受
けて応答信号を失成し、バッファゲート３６，３７を開
ける。これにより、データバッフ１２２゜２３のデータ
はデータバス３８を介してマイクロプロセッサ２６内に
入る。

次に、本キャッシュ制御方式を第゛３図のフローチャー
トに基づいて説明する。

命令キャッシュ１１に対する命令のアクセスおよびデー
タ用キャッシュ１２に対するデータのアクセスは別のア
ドレスに対してそれぞれ実行される。ここでは、命令キ
ャッシュ１１に対する命令のアクセスについて説明する
。

まず、ステップＳ１で前回マイクロプロセッサ２６がア
クセスした物理アドレスを前回のマイクロプロセッサ２
６への応答とともに、アドレスラッチ１８内に取り込ん
でおく。

次に、ステップＳ２でアドレスランチ１８内にラッチさ
れているブロックインデックスを用いてタグメモリ２０
とデータバッファ２２とを索引しておく。

次に、ステップＳ３で比較器２７により、マイクロプロ
セッサ２６がアクセスにきたとき、マイクロプロセッサ
２６が出している物理アドレスレジスタ１４内のブロッ
クインデックスとアドレスラッチ１８でラッチされてい
る前回のブロックインデックスとを比較し、同時にステ
ップＳ４で比較器２９によりマイクロプロセッサ２６が
出している物理アドレスレジスタ１４のタグ比較アドレ
スとすでに索引されているタグメモリ２０のタグ内容と
を比較する。

次に、ステップＳ５では比較器２７の比較結果と比較器
２９の比較結果とが一致していたとき、アンド回路３３
よりＨＩＴ信号を出力して応答信号生成回路３５から応
答信号を出力し、バッファゲート３６を開けてマイクロ
プロセッサ２６に応答してデータを返す。このとき、ス
テップＳ６ではアドレスラッチ１８の内容は更新される
。そして、ステップＳ７でマイクロプロセッサ２６はデ
ータバス３８を介してデータを受信する。

したがって、第４図のタイミングチャートに示すように
、アドレスＡ、アドレスＢ、アドレスＣ・・・が順次ア
クセスされるとき、アドレスＢ。

アドレスＣ・・・においては、すでにタグの索引かすｌ
νでいるので、アクセスと同時に比較するだけで良いた
め、従来例よりもタグ索引時間分だけ制御時間を短縮す
ることができる。すなわち、マイクロプロセッサ２６の
物理アドレスの送出時間および応答時間に制限されるこ
とがない。したがって、従来のように高速で高価格のメ
モリ素子を用いる必要がなく、低価格のメモリ素子を用
いることができるので、装置全体の価格を低減すること
ができる。また、アドレスラッチ１８．１９およびマル
チプレクサ２４．２５，３１．３２はキ［発明の効果］ 以上説明してきたように、本発明によれば、タグ索引時
間分だけ・制御時間を短縮化することができるので、低
価格のメモリ素子を用いることができ、その結果、装置
全体の価格を低減することができる。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図は本発明の一実施例を示すブロック図、第３図は
動作を説明するためのフローチャート、第４図はタイミ
ングチャート、 第５図は従来例を示すブロック図、 第６図は従来のタイミングチャートである。 図中、 １１・・・命令用キャッシュ、 １２・・・データ用キャッシュ、 １４・・・物理アドレスレジスタ、 １８．１９・・・アドレスラッチ、 ２０．２１・・・タグメモリ、 ２２．２３・・・データメモリ、 ２６・・・プロセッサ、。 ２７〜３０・・・比較器、 ３３．３４・・・アンド回路。 動作を説明するためのフローチャート 第３図 タイミングチャート 第４図 名を東イ列Ｌ　；ｒ□　１７０ツク面 第５図

Claims (1)

【特許請求の範囲】
1. プロセッサ（２６）のアクセス単位の複数倍をキャッシ
   ュメモリの単一エントリとし、キャッシュメモリを同一
   構成となるように命令用キャッシュ（１１）とデータ用
   キャッシュ（１２）とに分割するキャッシュメモリ制御
   方式であって、プロセッサ（２６）が前回アクセスした
   物理アドレスレジスタ（１４）内の物理アドレスをラッ
   チしておくアドレスラッチ（１８）、（１９）と、ラッ
   チした物理アドレスのブロックインデックスにより予め
   索引が行なわれるタグメモリ（２０）、（２１）および
   データメモリ（２２）、（２３）と、プロセッサ（２６
   ）がアクセスにきたときプロセッサ（２６）の出してい
   る物理アドレスのブロックインデックスとラッチされて
   いる前回アクセスのブロックインデックスを比較する第
   １比較手段（２７）、（２８）と、プロセッサ（２６）
   が出している物理アドレスのタグ比較アドレスとすでに
   索引されているタグメモリ（２０）、（２１）のタグ内
   容とを比較する第２比較手段（２９）、（３０）と、第
   １比較手段（２７）、（２８）の出力と第２比較手段（
   ２９）、（３０）の出力が入力するアンド回路（３３）
   、（３４）とを、備え、アンド回路（３３）、（３４）
   の出力に基づいて応答信号を出力するようにしたことを
   特徴とするキャッシュメモリ制御方式。