JPH0258654B2 - - Google Patents
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- JPH0258654B2 JPH0258654B2 JP56049321A JP4932181A JPH0258654B2 JP H0258654 B2 JPH0258654 B2 JP H0258654B2 JP 56049321 A JP56049321 A JP 56049321A JP 4932181 A JP4932181 A JP 4932181A JP H0258654 B2 JPH0258654 B2 JP H0258654B2
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- JP
- Japan
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- address translation
- address
- pair
- translation pair
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Links
- 238000010586 diagram Methods 0.000 description 8
- 238000006243 chemical reaction Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
本発明はアドレス変換バツフア装置に関し、特
にアドレス変換対の特定のエントリの無効化を短
時間で達成することを可能にしたアドレス変換バ
ツフア装置に関する。
にアドレス変換対の特定のエントリの無効化を短
時間で達成することを可能にしたアドレス変換バ
ツフア装置に関する。
従来のアドレス変換バツフア装置の一例を第１
図および第２図を用いて説明する。第１図はアド
レス変換バツフア装置を示すブロツク図、第２図
はその動作を示すフローチヤートである。
図および第２図を用いて説明する。第１図はアド
レス変換バツフア装置を示すブロツク図、第２図
はその動作を示すフローチヤートである。
第１図において、１１はカラムアドレスジス
タ、１２は実アドレスジスタ、１３はアドレス変
換対、１４は比較回路、１５はエントリ無効化回
路、そして１６はアドレス更新回路である。
タ、１２は実アドレスジスタ、１３はアドレス変
換対、１４は比較回路、１５はエントリ無効化回
路、そして１６はアドレス更新回路である。
無効化すべきアドレス変換バツフア・エントリ
の実アドレスは、実アドレスレジススタ１２で与
えられる。アドレス変換対１３の内容は、論理ア
ドレス（LA）部１３１、実アドレス（RA）部
１３２、および有効（Ｖ）ビツト13から成り、カ
ラムアドレスジスタ１１により参照される。この
アドレス変換体１３の特定のエントリを無効化す
るには、カラムアドレスジスタ１１の内容により
前記アドレス変換対１３の実アドレス１３２を読
出し、これを前記実アドレスレジスタ１２の内容
と比較回路１４によつて比較する。この両者が一
致した場合には、エントリ無効化回路１５に一致
信号が出力され、該エントリ無効化回路１５によ
りその時カラムアドレスジスタ１１に示されてい
るアドレス変換バツフア・エントリを無効にす
る。この無効化は該エントリに対応する有効ビツ
ト133に“０”を書込むことにより行なわれる。
そして、上述の如き一連の動作をアドレス変換バ
ツフア・エントリの最初から最後まで（第１図で
はカラム０からカラム２５まで）逐次行なうもの
でる。これをフローチヤートとして示しているの
が第２図である。
の実アドレスは、実アドレスレジススタ１２で与
えられる。アドレス変換対１３の内容は、論理ア
ドレス（LA）部１３１、実アドレス（RA）部
１３２、および有効（Ｖ）ビツト13から成り、カ
ラムアドレスジスタ１１により参照される。この
アドレス変換体１３の特定のエントリを無効化す
るには、カラムアドレスジスタ１１の内容により
前記アドレス変換対１３の実アドレス１３２を読
出し、これを前記実アドレスレジスタ１２の内容
と比較回路１４によつて比較する。この両者が一
致した場合には、エントリ無効化回路１５に一致
信号が出力され、該エントリ無効化回路１５によ
りその時カラムアドレスジスタ１１に示されてい
るアドレス変換バツフア・エントリを無効にす
る。この無効化は該エントリに対応する有効ビツ
ト133に“０”を書込むことにより行なわれる。
そして、上述の如き一連の動作をアドレス変換バ
ツフア・エントリの最初から最後まで（第１図で
はカラム０からカラム２５まで）逐次行なうもの
でる。これをフローチヤートとして示しているの
が第２図である。
上述の従来技術においては、アドレス変換バツ
フア・エントリを最初から最後まで逐次参照して
行くため、第２図における「Ａ」の操作を上記エ
ントリの数（カラム数）だけ繰り返す必要があ
る。この「Ａ」の操作を１回実行するにはアドレ
ス変換バツフア・エントリの読出しと無効化とに
各１マシンサイクルを要し、従つて全体では少く
とも２マシンサイクルを要するので、前記カラム
数が多い場合には上記処理に要する膨大なものと
なる。また、上述の如き実アドレスとの比較によ
るアドレス変換バツフア・エントリの無効化は、
IBM３７０のシステムにおけるIPTE（Inval.
idate Page Table Entry）命令実行の場合に限
らず、アドレス変換バツフア・エントリに登録さ
れている物理ページに対応した記憶保護ビツトを
有しているようなアドレス変換バツフア装置にお
いては、IBM３７０システムにおけるSSK（S.et
Storage Key）命令のように記憶保護ビツトを更
新する命令を実行する際にも必要であり、無効化
にこのように膨大な時間を要することは重大な問
題となりつつある。
フア・エントリを最初から最後まで逐次参照して
行くため、第２図における「Ａ」の操作を上記エ
ントリの数（カラム数）だけ繰り返す必要があ
る。この「Ａ」の操作を１回実行するにはアドレ
ス変換バツフア・エントリの読出しと無効化とに
各１マシンサイクルを要し、従つて全体では少く
とも２マシンサイクルを要するので、前記カラム
数が多い場合には上記処理に要する膨大なものと
なる。また、上述の如き実アドレスとの比較によ
るアドレス変換バツフア・エントリの無効化は、
IBM３７０のシステムにおけるIPTE（Inval.
idate Page Table Entry）命令実行の場合に限
らず、アドレス変換バツフア・エントリに登録さ
れている物理ページに対応した記憶保護ビツトを
有しているようなアドレス変換バツフア装置にお
いては、IBM３７０システムにおけるSSK（S.et
Storage Key）命令のように記憶保護ビツトを更
新する命令を実行する際にも必要であり、無効化
にこのように膨大な時間を要することは重大な問
題となりつつある。
本発明の目的は、従来のアドレス変換バツフア
装置の上述の如き問題を解消し、アドレス変換対
の特定のエントリの選択・無効化に要する時間を
短縮したアドレス変換バツフア装置を提供するこ
とにある。
装置の上述の如き問題を解消し、アドレス変換対
の特定のエントリの選択・無効化に要する時間を
短縮したアドレス変換バツフア装置を提供するこ
とにある。
本発明の上記目的は、カラム方向に複数のグル
ープに分割されたアドレス変換対と、該分割され
たアドレス変換対を各グループごとにアクセス可
能なアクセス制御回路と、前記分割されたアドレ
ス変換対の各グループごとにこれに対応して設け
られた比較回路およびアドレス変換対無効化回路
とを具備し、複数のアドレス変換対の同時読出
し、被比較アドレスとの同時比較およびこの比較
結果に基く同時無効化を可能としたアドレス変換
バツフア装置によつて達成される。
ープに分割されたアドレス変換対と、該分割され
たアドレス変換対を各グループごとにアクセス可
能なアクセス制御回路と、前記分割されたアドレ
ス変換対の各グループごとにこれに対応して設け
られた比較回路およびアドレス変換対無効化回路
とを具備し、複数のアドレス変換対の同時読出
し、被比較アドレスとの同時比較およびこの比較
結果に基く同時無効化を可能としたアドレス変換
バツフア装置によつて達成される。
以下、本発明を図面に基いて詳細に説明する。
第３図は本発明の実施例を示すブロツク図であ
り、第１図に示したと同じ構成要素には同じ記号
を付している。アドレス変換対はこの場合256カ
ラムを64カラムずつ４つのグループ１３ａ〜１３
ｄに分割されている。これら各グループのアドレ
ス変換対１３ａ〜１３ｄは、論理アドレス（LA）
部１３１ａ〜１３１ｄ、実アドレス（RA）部１
３２ａ〜１３２ｄおよび有効（Ｖ）ビツト１３３
ａ〜１３３ｄから成つており、カラムアドレスレ
ジスタ１１により同時に参照される。読出された
実アドレスと無効化すべきアドレス変換バツフ
ア・エントリの実アドレス（実アドレスレジスタ
１２の出力）との比較を行なう比較回路１４ａ〜
１４ｄおよびこの比較結果により該エントリを無
効化するためのエントリ無効化回路１５ａ〜１５
ｄを含む処理部１７ａ〜１７ｄも前記分割された
アドレス変換対の各グループに対応して設けられ
ている（図では一部を省略した形で示している。）
また、１６はアドレス更新回路、そして１８はア
クセス制御回路としての読出し制御回路である。
第３図は本発明の実施例を示すブロツク図であ
り、第１図に示したと同じ構成要素には同じ記号
を付している。アドレス変換対はこの場合256カ
ラムを64カラムずつ４つのグループ１３ａ〜１３
ｄに分割されている。これら各グループのアドレ
ス変換対１３ａ〜１３ｄは、論理アドレス（LA）
部１３１ａ〜１３１ｄ、実アドレス（RA）部１
３２ａ〜１３２ｄおよび有効（Ｖ）ビツト１３３
ａ〜１３３ｄから成つており、カラムアドレスレ
ジスタ１１により同時に参照される。読出された
実アドレスと無効化すべきアドレス変換バツフ
ア・エントリの実アドレス（実アドレスレジスタ
１２の出力）との比較を行なう比較回路１４ａ〜
１４ｄおよびこの比較結果により該エントリを無
効化するためのエントリ無効化回路１５ａ〜１５
ｄを含む処理部１７ａ〜１７ｄも前記分割された
アドレス変換対の各グループに対応して設けられ
ている（図では一部を省略した形で示している。）
また、１６はアドレス更新回路、そして１８はア
クセス制御回路としての読出し制御回路である。
このように構成される本実施例装置の動作につ
いて以下、説明する。
いて以下、説明する。
アドレス変換バツフア・エントリを順次読出す
ためのカラムアドレスはカラムアドレスレジスタ
１１（８ビツト）で与えられる。そして、該レジ
スタ１１の上位２ビツトを除いたアドレスが、４
つのアドレス変換対グループ１３ａ〜１３ｄに供
給され、該アドレスにより指定されるアドレス変
換バツフア・エントリが、前記各グループ並行し
て読出される。読出された実アドレスは、無効化
すべきアドレス変換バツフア・エントリの実アド
レス（実アドレスレジスタ１２の出力）と、比較
回路１４ａ〜１４ｄによつて比較される。その結
果、一致したものはエントリ無効化回路１５ａ〜
１５ｄに一致信号が出力され、該当するアドレス
変換バツフア・エントリは有効ビツトに“０”を
書き込む等の手段により無効とされる参照すべき
アドレスの更新は、アドレス更新回路１６に「＋
１」することにより各アドレス変換対グループ１
３ａ〜１３ｄについて同時に行なわれる。
ためのカラムアドレスはカラムアドレスレジスタ
１１（８ビツト）で与えられる。そして、該レジ
スタ１１の上位２ビツトを除いたアドレスが、４
つのアドレス変換対グループ１３ａ〜１３ｄに供
給され、該アドレスにより指定されるアドレス変
換バツフア・エントリが、前記各グループ並行し
て読出される。読出された実アドレスは、無効化
すべきアドレス変換バツフア・エントリの実アド
レス（実アドレスレジスタ１２の出力）と、比較
回路１４ａ〜１４ｄによつて比較される。その結
果、一致したものはエントリ無効化回路１５ａ〜
１５ｄに一致信号が出力され、該当するアドレス
変換バツフア・エントリは有効ビツトに“０”を
書き込む等の手段により無効とされる参照すべき
アドレスの更新は、アドレス更新回路１６に「＋
１」することにより各アドレス変換対グループ１
３ａ〜１３ｄについて同時に行なわれる。
読出し制御回路１８は以下の動作を行なう。す
なわち、本回路はカラムアドレスレジスタ１１の
上位２ビツトをデコードして、各アドレス変換対
グループ１３ａ〜１３ｄに対し読出しイネーブル
信号１９ａ〜１９ｄを供給する回路であり、アド
レス変換バツフア・エントリの無効化を実行する
場合には、上記読出しイネーブル信号１９ａ〜１
９ｄをすべて有効とし、前記比較回路１４ａ〜１
４ｄ、エントリ無効化回路１５ａ〜１５ｄを各ア
ドレス変換対グループに対応して設けたこととあ
いまつて、アドレス変換バツフア・エントリの無
効化を実行する場合に、前記各アドレス変換対グ
ループの並行処理を可能にしているものである。
なわち、本回路はカラムアドレスレジスタ１１の
上位２ビツトをデコードして、各アドレス変換対
グループ１３ａ〜１３ｄに対し読出しイネーブル
信号１９ａ〜１９ｄを供給する回路であり、アド
レス変換バツフア・エントリの無効化を実行する
場合には、上記読出しイネーブル信号１９ａ〜１
９ｄをすべて有効とし、前記比較回路１４ａ〜１
４ｄ、エントリ無効化回路１５ａ〜１５ｄを各ア
ドレス変換対グループに対応して設けたこととあ
いまつて、アドレス変換バツフア・エントリの無
効化を実行する場合に、前記各アドレス変換対グ
ループの並行処理を可能にしているものである。
この点について、より詳細に説明する。
第４図は読出し制御回路１８を示す図である。
アドレス変換バツフア・エントリの読出しには、
単にアドレス変換対として読出す場合と、エント
リ無効化のための読出す場合との２通りの場合が
ある。上記アドレス変換対としての読出しの場合
には、カラムアドレスレジスタ１１の上位２ビツ
ト２１をデコード回路２３によりデコードし、オ
ア回路２４を介して読出しイネーブル信号１９ａ
〜１９ｄのうち、いずれか１本を有効にする。こ
れに対し、上記エントリ無効化のための読出しの
場合には、アドレス変換バツフア・エントリ無効
化動作信号２２がオア回路２４のすべてに入力さ
れることにより、読出しイネーブル信号１９ａ〜
１９ｄのすべてを有効にする。
アドレス変換バツフア・エントリの読出しには、
単にアドレス変換対として読出す場合と、エント
リ無効化のための読出す場合との２通りの場合が
ある。上記アドレス変換対としての読出しの場合
には、カラムアドレスレジスタ１１の上位２ビツ
ト２１をデコード回路２３によりデコードし、オ
ア回路２４を介して読出しイネーブル信号１９ａ
〜１９ｄのうち、いずれか１本を有効にする。こ
れに対し、上記エントリ無効化のための読出しの
場合には、アドレス変換バツフア・エントリ無効
化動作信号２２がオア回路２４のすべてに入力さ
れることにより、読出しイネーブル信号１９ａ〜
１９ｄのすべてを有効にする。
上記実施例においては、アドレス変換対を４つ
のグループに分割して、特定エントリを無効化す
るための読出し、比較等を並行処理するようにし
たので、全体として処理時間を約1/4に短縮する
ことができた。これは第２図に示した「Ａ」の部
分の処理回数が1/4になつたことによるものであ
る。
のグループに分割して、特定エントリを無効化す
るための読出し、比較等を並行処理するようにし
たので、全体として処理時間を約1/4に短縮する
ことができた。これは第２図に示した「Ａ」の部
分の処理回数が1/4になつたことによるものであ
る。
上記実施例では、アドレス変換対中の特定のエ
ントリを無効化する場合を説明したが、アドレス
変換対中のすべてのエントリを無条件に無効化す
る場合には、分割されたアドレス変換対グループ
１３ａ〜１３ｄがそれぞれ有するエントリ無効化
回路１５ａ〜１５ｄを無条件に生かすことにより
迅速に実行することができる。
ントリを無効化する場合を説明したが、アドレス
変換対中のすべてのエントリを無条件に無効化す
る場合には、分割されたアドレス変換対グループ
１３ａ〜１３ｄがそれぞれ有するエントリ無効化
回路１５ａ〜１５ｄを無条件に生かすことにより
迅速に実行することができる。
また、上記アドレス変換対を分割する数や、そ
の分割方法には種々の変形が可能であることも言
うまでもない。
の分割方法には種々の変形が可能であることも言
うまでもない。
以上述べた如く、本発明によれば、カラム方向
に複数のグループに分割されたアドレス変換対
と、該分割されたアドレス変換対を各グループご
とにアクセス可能なアクセス制御回路と、前記分
割されたアドレス変換対の各グループごとにこれ
に対応して設けられた比較回路およびアドレス変
換対無効化回路とを具備したことにより、複数の
アドレス変換対の同時読出し、被比較アドレスと
の同時比較およびこの比較結果に基く同時無効化
を可能としたので、これら処理に要する時間を大
幅に短縮することができるという顕著な効果を奏
するものである。
に複数のグループに分割されたアドレス変換対
と、該分割されたアドレス変換対を各グループご
とにアクセス可能なアクセス制御回路と、前記分
割されたアドレス変換対の各グループごとにこれ
に対応して設けられた比較回路およびアドレス変
換対無効化回路とを具備したことにより、複数の
アドレス変換対の同時読出し、被比較アドレスと
の同時比較およびこの比較結果に基く同時無効化
を可能としたので、これら処理に要する時間を大
幅に短縮することができるという顕著な効果を奏
するものである。
第１図は従来のアドレス変換バツフア装置を示
すブロツク図、第２図はその動作を示すフローチ
ヤート、第３図は本発明の実施例を示すアドレス
変換バツフア装置のブロツク図、第４図はその要
部である読出し制御回路を示すブロツク図であ
る。 １１：カラムアドレスレジスタ、１２：実アド
レスレジスタ、１３ａ〜１３ｄ：分割されたアド
レス変換対グループ、１４ａ〜１４ｄ：比較回
路、１５ａ〜１５ｄ：エントリ無効化回路、１
６：アドレス更新回路、１７ａ〜１７ｄ：処理
部、１８：読出し制御回路。
すブロツク図、第２図はその動作を示すフローチ
ヤート、第３図は本発明の実施例を示すアドレス
変換バツフア装置のブロツク図、第４図はその要
部である読出し制御回路を示すブロツク図であ
る。 １１：カラムアドレスレジスタ、１２：実アド
レスレジスタ、１３ａ〜１３ｄ：分割されたアド
レス変換対グループ、１４ａ〜１４ｄ：比較回
路、１５ａ〜１５ｄ：エントリ無効化回路、１
６：アドレス更新回路、１７ａ〜１７ｄ：処理
部、１８：読出し制御回路。
Claims (1)
- 【特許請求の範囲】 １ 論理アドレスと実アドレスとの対応を示すア
ドレス変換対を複数個記憶するアドレス変換対記
憶部を有し、論理アドレスを実アドレスに変換す
るアドレス変換時には、上記アドレス変換対記憶
部から唯一つのアドレス変換対を読出すアドレス
変換バツフア装置において、 上記アドレス変換対記憶部は、同時に複数個の
アドレス変換対の読出し処理が可能なように、カ
ラム方向に複数のグループに分割され、 上記アドレス変換対記憶部に記憶されたアドレ
ス変換対を無効化するとき、上記複数のグループ
を同時に指定して各グループから夫々全アドレス
変換対を順次読出す読出し制御手段と、 無効にすべきアドレス変換対が備える情報を保
持するレジスタ手段と、 上記分割されたアドレス変換対記憶部の各グル
ープごとに対応して設けられ、上記読出し制御手
段の動作により対応のグループから順次読出され
たアドレス変換対と上記レジスタ手段の情報とを
比較する比較回路と、 上記分割されたアドレス変換対記憶部の各グル
ープごとに対応して設けられ、上記比較回路の一
致出力に応答して、一致をみたアドレス変換対の
無効化を行なうアドレス変換対無効化手段と を有することを特徴とするアドレス変換バツフア
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56049321A JPS57164485A (en) | 1981-04-03 | 1981-04-03 | Buffer device for address conversion |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56049321A JPS57164485A (en) | 1981-04-03 | 1981-04-03 | Buffer device for address conversion |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57164485A JPS57164485A (en) | 1982-10-09 |
| JPH0258654B2 true JPH0258654B2 (ja) | 1990-12-10 |
Family
ID=12827701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56049321A Granted JPS57164485A (en) | 1981-04-03 | 1981-04-03 | Buffer device for address conversion |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57164485A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60132253A (ja) * | 1983-11-28 | 1985-07-15 | Nec Corp | アドレス変換方式 |
| US10929308B2 (en) * | 2017-11-22 | 2021-02-23 | Arm Limited | Performing maintenance operations |
-
1981
- 1981-04-03 JP JP56049321A patent/JPS57164485A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57164485A (en) | 1982-10-09 |
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