JPS622344B2 - - Google Patents
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- JPS622344B2 JPS622344B2 JP55034029A JP3402980A JPS622344B2 JP S622344 B2 JPS622344 B2 JP S622344B2 JP 55034029 A JP55034029 A JP 55034029A JP 3402980 A JP3402980 A JP 3402980A JP S622344 B2 JPS622344 B2 JP S622344B2
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- JP
- Japan
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- address
- data
- directory
- main memory
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- 230000015654 memory Effects 0.000 claims description 68
- 238000013500 data storage Methods 0.000 claims description 10
- 238000000034 method Methods 0.000 description 21
- 238000010586 diagram Methods 0.000 description 5
- 238000013507 mapping Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
本発明は、バツフアメモリの制御装置、特にメ
インメモリの内容とバツフアメモリの内容の一致
をとるためのバツフア制御装置に関するものであ
る。
インメモリの内容とバツフアメモリの内容の一致
をとるためのバツフア制御装置に関するものであ
る。
データ処理装置の高速化に伴なつて、超高速の
小容量のバツフアメモリを設けて、メインメモリ
の一部のデータを上記バツフアメモリに移して置
きデータの処理に当つては、そのバツフアメモリ
を直接アクセスするようにし、実質的に高速な大
容量のメモリを持つのと同じ効果があるようにし
たコンピユータが開発されてきた。
小容量のバツフアメモリを設けて、メインメモリ
の一部のデータを上記バツフアメモリに移して置
きデータの処理に当つては、そのバツフアメモリ
を直接アクセスするようにし、実質的に高速な大
容量のメモリを持つのと同じ効果があるようにし
たコンピユータが開発されてきた。
この様なコンピユータでは、メインメモリ内の
比較的良く参照されるデータが、ブロツク単位で
随時バツフアメモリの中に取り込まれており、デ
ータの処理の大部分を、低速なメインメモリを使
用せず、高速なバツフアメモリのみを使つて済ま
せることができる様になつている。これによつて
データ読出し時間が短縮され、データ処理速度が
増すわけである。
比較的良く参照されるデータが、ブロツク単位で
随時バツフアメモリの中に取り込まれており、デ
ータの処理の大部分を、低速なメインメモリを使
用せず、高速なバツフアメモリのみを使つて済ま
せることができる様になつている。これによつて
データ読出し時間が短縮され、データ処理速度が
増すわけである。
しかし、データの書込みに対しては、一般的に
バツフアメモリに加えてメインメモリにもデータ
を書込むストア・スルー方式が用いられている。
これは、メインメモリとバツフアメモリの内容の
不一致をなくすために取られている方式がある
が、これにしても次の様なメインメモリとバツフ
アメモリの内容の不一致が生じる。
バツフアメモリに加えてメインメモリにもデータ
を書込むストア・スルー方式が用いられている。
これは、メインメモリとバツフアメモリの内容の
不一致をなくすために取られている方式がある
が、これにしても次の様なメインメモリとバツフ
アメモリの内容の不一致が生じる。
第１図は、この不一致を示すための説明図であ
る。第１図では、CPU１０とCPU１１を持つマ
ルチプロセツサ構成や各モジユールをむすぶ共通
バス４０構成として図が描かれているが、これら
は本特許の本質とは関係なく、違つた構成のシス
テムでもそれがメインメモリへの各種のアクセス
が必ずバツフアメモリを経由しなければならない
様なシステムでない限り、適用できる。第１図は
この代表例であり、各CPU１０，１１はそれぞ
れバツフアメモリ２０，２１を持ち、これらのバ
ツフアメモリ２０，２１と、入出力装置６０を制
御するチヤンネル５０は共通バス４０を介してメ
インメモリ７０につながつている。メインメモリ
とバツフアメモリの内容の不一致が問題となるの
は、例えばCPU１０がメインメモリ７０のある
データＡを、バツフアメモリ２０内に取り込んで
処理を行つている時、CPU１１がバツフアメモ
リ２１及びメインメモリ７０にあるデータＡを書
き替えた場合や、CPU１０がメインメモリ７０
のあるデータＢを、バツフアメモリ２０内に取り
込んで処理を行つている時、チヤネル５０を通し
て入出力装置６０からメインメモリ７０へデータ
が転送されデータＢの内容を変えてしまつた場合
であり、これらの内容の不一致を解消するために
何らかの対策が必要となつてくる。
る。第１図では、CPU１０とCPU１１を持つマ
ルチプロセツサ構成や各モジユールをむすぶ共通
バス４０構成として図が描かれているが、これら
は本特許の本質とは関係なく、違つた構成のシス
テムでもそれがメインメモリへの各種のアクセス
が必ずバツフアメモリを経由しなければならない
様なシステムでない限り、適用できる。第１図は
この代表例であり、各CPU１０，１１はそれぞ
れバツフアメモリ２０，２１を持ち、これらのバ
ツフアメモリ２０，２１と、入出力装置６０を制
御するチヤンネル５０は共通バス４０を介してメ
インメモリ７０につながつている。メインメモリ
とバツフアメモリの内容の不一致が問題となるの
は、例えばCPU１０がメインメモリ７０のある
データＡを、バツフアメモリ２０内に取り込んで
処理を行つている時、CPU１１がバツフアメモ
リ２１及びメインメモリ７０にあるデータＡを書
き替えた場合や、CPU１０がメインメモリ７０
のあるデータＢを、バツフアメモリ２０内に取り
込んで処理を行つている時、チヤネル５０を通し
て入出力装置６０からメインメモリ７０へデータ
が転送されデータＢの内容を変えてしまつた場合
であり、これらの内容の不一致を解消するために
何らかの対策が必要となつてくる。
この対策の主なものは、バツフアメモリ内に取
り込まれているデータの、メインメモリ上での位
置の情報を格納しているデイレクトリイと共に、
そのデータが有効か否かを示す有効表示記憶部を
持ち、他の装置によりメインメモリへデータがス
トアされた場合は、そのデータがバツフアメモリ
に取り込まれているかどうかを調べ、もし取り込
まれている場合は該当データの有効表示記憶部に
無効と書込み、そのデータを無効化することであ
る。
り込まれているデータの、メインメモリ上での位
置の情報を格納しているデイレクトリイと共に、
そのデータが有効か否かを示す有効表示記憶部を
持ち、他の装置によりメインメモリへデータがス
トアされた場合は、そのデータがバツフアメモリ
に取り込まれているかどうかを調べ、もし取り込
まれている場合は該当データの有効表示記憶部に
無効と書込み、そのデータを無効化することであ
る。
しかし、これらの処理は本来の処理をある程度
妨げるものであり、かつハード量を増大させるも
のである。それゆえ従来、各種の工夫を用いて極
力その影響を取り除く努力が行われてきた。
妨げるものであり、かつハード量を増大させるも
のである。それゆえ従来、各種の工夫を用いて極
力その影響を取り除く努力が行われてきた。
その一つは、デイレクトリイを二重に設け、一
方を自CPUが使用し、他方をメインメモリにス
トアされたデータのアドレスチエツクに使用する
方法である。確かにこの方法はアドレスチエツク
に使用される時間が節約されるが、無効化を行う
際は両方の有効表示を無効化しなければならない
ため、その間CPUの動作が妨げられる他、デイ
レクトリイを二つ持つことによるハード量増大の
影響が大きい。
方を自CPUが使用し、他方をメインメモリにス
トアされたデータのアドレスチエツクに使用する
方法である。確かにこの方法はアドレスチエツク
に使用される時間が節約されるが、無効化を行う
際は両方の有効表示を無効化しなければならない
ため、その間CPUの動作が妨げられる他、デイ
レクトリイを二つ持つことによるハード量増大の
影響が大きい。
その一つは、メインメモリ上のデータの一定単
位ごとに、そのデータが現在各CPUのバツフア
メモリに取込まれているかどうかを示す表示を設
け、メインメモリにデータがストアされる毎に、
その表示を調べ、無効化を必要とするCPUに知
らせる方法である。従つてこの場合も無効化する
間CPUの動作が妨げられる。
位ごとに、そのデータが現在各CPUのバツフア
メモリに取込まれているかどうかを示す表示を設
け、メインメモリにデータがストアされる毎に、
その表示を調べ、無効化を必要とするCPUに知
らせる方法である。従つてこの場合も無効化する
間CPUの動作が妨げられる。
その一つは、メインメモリへデータをストアし
たアドレスを幾つか貯えるバツフアを設け、
CPUがバツフアメモリを参照していない時に、
無効化の処理を行う方法である。この方法は
CPUのメモリ参照回数が少ない場合は有効であ
るが、最近の計算機の様に命令の先取りやパイプ
ライン処理が用いられる場合には、バツフアメモ
リがほとんど連続的に使用されており、しかもア
ドレスを貯えるバツフアが満杯になればやはり自
CPUの処理を止めて無効化を行うか、または他
装置に対してメインメモリへのストア動作を禁止
しなければならない。
たアドレスを幾つか貯えるバツフアを設け、
CPUがバツフアメモリを参照していない時に、
無効化の処理を行う方法である。この方法は
CPUのメモリ参照回数が少ない場合は有効であ
るが、最近の計算機の様に命令の先取りやパイプ
ライン処理が用いられる場合には、バツフアメモ
リがほとんど連続的に使用されており、しかもア
ドレスを貯えるバツフアが満杯になればやはり自
CPUの処理を止めて無効化を行うか、または他
装置に対してメインメモリへのストア動作を禁止
しなければならない。
以上の方法に較べてハード量の増加が少なく、
本来の動作への影響が小さい方法が提案されてい
る。この方法は、データ記憶部に使用されるメモ
リに比べて高速なメモリをデイレクトリイ及び有
効表示記憶部に使用し、CPUが使用した残りの
時間を使用して、無効化の処理を行うものであ
る。これは、無効化の処理にはデータ記憶部を必
要とせず、デイレクトリイ及び有効表示記憶部に
必要とされる容量がデータ記憶部の容量に比べて
少ないことから、経済的に高速RAMを使用でき
実現性の高い方法である。以下、第２，３，４図
を用いてこの方法による無効化を説明する。
本来の動作への影響が小さい方法が提案されてい
る。この方法は、データ記憶部に使用されるメモ
リに比べて高速なメモリをデイレクトリイ及び有
効表示記憶部に使用し、CPUが使用した残りの
時間を使用して、無効化の処理を行うものであ
る。これは、無効化の処理にはデータ記憶部を必
要とせず、デイレクトリイ及び有効表示記憶部に
必要とされる容量がデータ記憶部の容量に比べて
少ないことから、経済的に高速RAMを使用でき
実現性の高い方法である。以下、第２，３，４図
を用いてこの方法による無効化を説明する。
第３図にこの方式を用いた場合のタイミングを
示す。第４図イ，ロは各タイミングに応じたフロ
ーチヤートを示す。バツフアメモリに格納されて
いるデータのアドレス情報を保持しているデイレ
クトリイの動作タイミング８１は、そのデータの
有効性を示す有効表示記憶部の動作タイミングと
共に、データを格納しているデータ記憶部の動作
タイミング８２の半分以下であり、例えば前半を
CPUが、また後半を他の装置によりメインメモ
リへデータがストアされた際のアドレスチエツク
に用いている。この従来例で重要なことは、デイ
レクトリイの動作タイミング８１が、有効表示記
憶部の動作タイミングと同じであるということで
ある。このことを、バツフアメモリで一般的に使
用されるセツト・アソシアテイブ方式の例を第２
図で述べる。前提条件として、メインメモリはブ
ロツク単位に分割されており、該ブロツク毎にバ
ツフアメモリも分割した形となつているものとす
る。即ち、メインメモリとバツフアメモリとは互
いにブロツク単位に対応している。CPUからバ
ツフアメモリに出されたアドレスはバツフアアド
レスレジスタ２２にTAGデータ、ブロツクアド
レスBA、ブロツク内アドレスＡとしてラツチさ
れており、メインメモリへデータがストアされる
アドレスは無効化アドレスレジスタ２３にTAG
データ、ブロツクアドレスBA、ブロツク内アド
レスＡとしてラツチされている。タイミング発生
器１００からのタイミング信号τ１，τ２の中の
前半τ１で、セレクタ２４，２５はバツフアアド
レスレジスタ２２側に、また後半（τ２）では無
効化アドレスレジスタ２３側に倒される。
示す。第４図イ，ロは各タイミングに応じたフロ
ーチヤートを示す。バツフアメモリに格納されて
いるデータのアドレス情報を保持しているデイレ
クトリイの動作タイミング８１は、そのデータの
有効性を示す有効表示記憶部の動作タイミングと
共に、データを格納しているデータ記憶部の動作
タイミング８２の半分以下であり、例えば前半を
CPUが、また後半を他の装置によりメインメモ
リへデータがストアされた際のアドレスチエツク
に用いている。この従来例で重要なことは、デイ
レクトリイの動作タイミング８１が、有効表示記
憶部の動作タイミングと同じであるということで
ある。このことを、バツフアメモリで一般的に使
用されるセツト・アソシアテイブ方式の例を第２
図で述べる。前提条件として、メインメモリはブ
ロツク単位に分割されており、該ブロツク毎にバ
ツフアメモリも分割した形となつているものとす
る。即ち、メインメモリとバツフアメモリとは互
いにブロツク単位に対応している。CPUからバ
ツフアメモリに出されたアドレスはバツフアアド
レスレジスタ２２にTAGデータ、ブロツクアド
レスBA、ブロツク内アドレスＡとしてラツチさ
れており、メインメモリへデータがストアされる
アドレスは無効化アドレスレジスタ２３にTAG
データ、ブロツクアドレスBA、ブロツク内アド
レスＡとしてラツチされている。タイミング発生
器１００からのタイミング信号τ１，τ２の中の
前半τ１で、セレクタ２４，２５はバツフアアド
レスレジスタ２２側に、また後半（τ２）では無
効化アドレスレジスタ２３側に倒される。
従つてデイレクトリイ２６や有効表示記憶部２
７は前半でCPUのアドレスに、また後半で無効
化アドレスにアクセスされ、コンパレータ２８で
アドレス情報が一致しているかどうか調べられ、
そしてアンド回路２９でデータが有効であるかど
うかかが調べられる。アドレス情報が一致し、か
つデータが有効である場合は、前半ならＦ・Ｆ
（フリツプフロツプ）３１がセツトされ、後半な
らＦ・Ｆ３０がセツトされる。これらのＦ・Ｆの
意味はＦ・Ｆ３１が、データ記憶部３４内に必要
とするデータが存在するのでゲート回路３３を通
してCPUにデータを送るということであり、
Ｆ・Ｆ３０は、無効化しなければならないアドレ
スがデイレクトリイ２６に存在するので、有効表
示クリア信号３２で、有効表示記憶部２７の該当
するエリアを無効化するということである。ここ
で、データ記憶部３４は、セレクタを通さずにア
クセスされるため、１タイミング信号の間に読み
出せればよい。ここにおいて、デイレクトリイ２
６と有効表示記憶部２７は、同時にアクセスがな
されるため、第３図のタイミング信号８３のT0
の場合の様に、該当する無効化のアドレスがない
場合は何ら影響がないが、同T1の場合の様に、
該当する無効化アドレスがあつた時は、次のT2
で無効化を行う必要があり、この間他の装置はメ
インメモリへのストア動作を禁止されることにな
る。なぜならば、他装置への影響をなくすため一
つのタイミング信号内で有効表示記憶部を読み出
しかつそれの無効化を行うためには、デイレクト
リイ２６、有効表示記憶部２７の動作タイミング
は、データ記憶部３４の1/3以下で動作する必要
があり、この値が1/2以下の場合に比べてかなり
の高速性を必要とし、実現性が乏しいからであ
る。
７は前半でCPUのアドレスに、また後半で無効
化アドレスにアクセスされ、コンパレータ２８で
アドレス情報が一致しているかどうか調べられ、
そしてアンド回路２９でデータが有効であるかど
うかかが調べられる。アドレス情報が一致し、か
つデータが有効である場合は、前半ならＦ・Ｆ
（フリツプフロツプ）３１がセツトされ、後半な
らＦ・Ｆ３０がセツトされる。これらのＦ・Ｆの
意味はＦ・Ｆ３１が、データ記憶部３４内に必要
とするデータが存在するのでゲート回路３３を通
してCPUにデータを送るということであり、
Ｆ・Ｆ３０は、無効化しなければならないアドレ
スがデイレクトリイ２６に存在するので、有効表
示クリア信号３２で、有効表示記憶部２７の該当
するエリアを無効化するということである。ここ
で、データ記憶部３４は、セレクタを通さずにア
クセスされるため、１タイミング信号の間に読み
出せればよい。ここにおいて、デイレクトリイ２
６と有効表示記憶部２７は、同時にアクセスがな
されるため、第３図のタイミング信号８３のT0
の場合の様に、該当する無効化のアドレスがない
場合は何ら影響がないが、同T1の場合の様に、
該当する無効化アドレスがあつた時は、次のT2
で無効化を行う必要があり、この間他の装置はメ
インメモリへのストア動作を禁止されることにな
る。なぜならば、他装置への影響をなくすため一
つのタイミング信号内で有効表示記憶部を読み出
しかつそれの無効化を行うためには、デイレクト
リイ２６、有効表示記憶部２７の動作タイミング
は、データ記憶部３４の1/3以下で動作する必要
があり、この値が1/2以下の場合に比べてかなり
の高速性を必要とし、実現性が乏しいからであ
る。
従つて本発明の目的は、この値が1/2以下の場
合でも本来の動作に何ら影響を与えず、他の装置
によりメインメモリへストアされるデータのアド
レスの無効化を行うバツフアメモリ制御装置を提
供することである。
合でも本来の動作に何ら影響を与えず、他の装置
によりメインメモリへストアされるデータのアド
レスの無効化を行うバツフアメモリ制御装置を提
供することである。
本発明はデイレクトリイと有効表示記憶部を分
離し、よつて両者の別々の使用を可能とし、かつ
無効化に当つては、有効表示記憶部を読み出さ
ず、デイレクトリイの一致のみで無効化を行うこ
とによつて可能としたものである。
離し、よつて両者の別々の使用を可能とし、かつ
無効化に当つては、有効表示記憶部を読み出さ
ず、デイレクトリイの一致のみで無効化を行うこ
とによつて可能としたものである。
以下、本発明の一実施例を図面によつて説明す
る。第５図は、セツトアソシアテイブ方式におけ
る本発明の例である。ただし、図面簡略化のため
セツト数が１の場合（ダイレクト・マツピング）
で描いてある。本実施例では、従来例第２図と比
べて、デイレクトリイ２６と有効表示記憶部２７
を分離し、別々にアクセス可能な様にセレクタ３
５を追加し、アンド回路２９はCPUからのアク
セスに対してのみ働く様に回路を変更してある。
る。第５図は、セツトアソシアテイブ方式におけ
る本発明の例である。ただし、図面簡略化のため
セツト数が１の場合（ダイレクト・マツピング）
で描いてある。本実施例では、従来例第２図と比
べて、デイレクトリイ２６と有効表示記憶部２７
を分離し、別々にアクセス可能な様にセレクタ３
５を追加し、アンド回路２９はCPUからのアク
セスに対してのみ働く様に回路を変更してある。
この動作タイミングの一実施例を第６図で示
す。タイミング信号８３の前半でCPUからのア
ドレスにはデイレクトリイ２６をアクセスし、コ
ンパレータ２８でアドレス情報が一致しているか
どうかを調べ、その情報を一致Ｆ・Ｆ３６にセツ
トして置く。後半で有効表示記憶部２７を読み出
し、アンド回路２９でアドレス情報が一致し、か
つ有効であるかどうかを確かめ、Ｆ・Ｆ３１にこ
の値をセツトしておき、もしそうであるならば、
データ記憶部３４からゲート回路３３を通して
CPUにデータが送られる。同時に後半で、無効
化されるべきアドレスがデイレクトリイ２６をア
クセスし、同様にコンパレータ２８でアドレス情
報の比較を行い、その比較結果をＦ・Ｆ３０にセ
ツトし、無効化を必要とするならば、有効表示ク
リア信号３２によつて、次のタイミング信号８３
の前半で有効表示記憶部２７をアクセスし、該当
するエリアを無効化する。この様にデイレクトリ
イ２６と有効表示記憶部２７を分離し使用時間に
差を付け、無効化に際して有効表示記憶部２７を
読み出さず、デイレクトリイ２６とのアドレス情
報の比較のみで無効化を行うことによつて、本来
の動作に何らの影響も与えないことが可能とな
る。以上の実施例では、タイミング信号τ１，τ
２に関するハードウエアは簡単な内容のため省略
している。第９図イ，ロには、以上の実施例のフ
ローチヤートを示している。
す。タイミング信号８３の前半でCPUからのア
ドレスにはデイレクトリイ２６をアクセスし、コ
ンパレータ２８でアドレス情報が一致しているか
どうかを調べ、その情報を一致Ｆ・Ｆ３６にセツ
トして置く。後半で有効表示記憶部２７を読み出
し、アンド回路２９でアドレス情報が一致し、か
つ有効であるかどうかを確かめ、Ｆ・Ｆ３１にこ
の値をセツトしておき、もしそうであるならば、
データ記憶部３４からゲート回路３３を通して
CPUにデータが送られる。同時に後半で、無効
化されるべきアドレスがデイレクトリイ２６をア
クセスし、同様にコンパレータ２８でアドレス情
報の比較を行い、その比較結果をＦ・Ｆ３０にセ
ツトし、無効化を必要とするならば、有効表示ク
リア信号３２によつて、次のタイミング信号８３
の前半で有効表示記憶部２７をアクセスし、該当
するエリアを無効化する。この様にデイレクトリ
イ２６と有効表示記憶部２７を分離し使用時間に
差を付け、無効化に際して有効表示記憶部２７を
読み出さず、デイレクトリイ２６とのアドレス情
報の比較のみで無効化を行うことによつて、本来
の動作に何らの影響も与えないことが可能とな
る。以上の実施例では、タイミング信号τ１，τ
２に関するハードウエアは簡単な内容のため省略
している。第９図イ，ロには、以上の実施例のフ
ローチヤートを示している。
第６図で示したタイミングは、本発明を説明す
る一例であり、第７図は約1/4ずれた場合、第８
図は第５図と逆の関係にある場合を示す。勿論こ
れらの間に位置するタイミングも考えられる。
る一例であり、第７図は約1/4ずれた場合、第８
図は第５図と逆の関係にある場合を示す。勿論こ
れらの間に位置するタイミングも考えられる。
以上により、本発明によればデータ処理装置の
本来の動作に何ら影響を与えることなく、メイン
メモリとバツフアメモリの内容を一致させること
ができる。
本来の動作に何ら影響を与えることなく、メイン
メモリとバツフアメモリの内容を一致させること
ができる。
第１図はメインメモリとバツフアメモリの内容
の不一致の例を示す説明図、第２図は本発明が適
用される前のセツトアソシアテイブ方式における
一例を示す回路図、第３図は第２図の回路の動作
タイミングの一例を示すタイムチヤート、第４図
は従来例のフローチヤート、第５図は本発明を使
用した時のセツトアソシアテイブ方式における一
実施例の回路図、第６図は第５図の回路の動作タ
イミングの一実施例を示すタイムチヤート、第
７，８図は第５図の変形例を示すタイムチヤー
ト、第９図は本発明の実施例でのフローチヤート
である。 ２０，２１……バツフアメモリ、２６……デイ
レクトリイ、２７……有効表示記憶部、３４……
データ記憶部、７０……メインメモリ。
の不一致の例を示す説明図、第２図は本発明が適
用される前のセツトアソシアテイブ方式における
一例を示す回路図、第３図は第２図の回路の動作
タイミングの一例を示すタイムチヤート、第４図
は従来例のフローチヤート、第５図は本発明を使
用した時のセツトアソシアテイブ方式における一
実施例の回路図、第６図は第５図の回路の動作タ
イミングの一実施例を示すタイムチヤート、第
７，８図は第５図の変形例を示すタイムチヤー
ト、第９図は本発明の実施例でのフローチヤート
である。 ２０，２１……バツフアメモリ、２６……デイ
レクトリイ、２７……有効表示記憶部、３４……
データ記憶部、７０……メインメモリ。
Claims (1)
- １ メインメモリの一部のデータを貯えるデータ
記憶部と、該データのメインメモリ上での位置を
示す情報を貯えるデイレクトリと、該データの有
効性を示す情報を貯える有効表示部と、プロセツ
サから出力された上記データ記憶部用のアドレス
を格納する第１のアドレスレジスタと、共通バス
から得られる無効化用のアドレスを格納する第２
のアドレスレジスタと、第１のアドレスレジスタ
内のデイレクトリ用アドレスと第２のアドレスレ
ジスタ内のデイレクトリ用無効化アドレスとを選
択して上記デイレクトリにアドレスを提供する第
１のセレクタと、第１のアドレスレジスタのデイ
レクトリ用アドレスと第２のアドレスレジスタの
デイレクトリ用無効化アドレスを選択して上記有
効表示記憶部にアドレスを提供する第２のセレク
タと、上記第１、第２のセレクタを制御してプロ
セツサからデイレクトリと有効表示記憶部へのア
クセスを異なる時間帯で行わせる手段と、より成
るバツフアメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3402980A JPS56130877A (en) | 1980-03-19 | 1980-03-19 | Control system for burrer memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3402980A JPS56130877A (en) | 1980-03-19 | 1980-03-19 | Control system for burrer memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56130877A JPS56130877A (en) | 1981-10-14 |
| JPS622344B2 true JPS622344B2 (ja) | 1987-01-19 |
Family
ID=12402925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3402980A Granted JPS56130877A (en) | 1980-03-19 | 1980-03-19 | Control system for burrer memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56130877A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5565864B2 (ja) * | 2010-09-08 | 2014-08-06 | 日本電気通信システム株式会社 | キャッシュメモリ制御装置と方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51148334A (en) * | 1975-06-16 | 1976-12-20 | Hitachi Ltd | Buffer memory control method |
| JPS54106135A (en) * | 1978-02-08 | 1979-08-20 | Nec Corp | Data process system |
| JPS54140841A (en) * | 1978-04-25 | 1979-11-01 | Nec Corp | Memory control system of multiprocessor system |
-
1980
- 1980-03-19 JP JP3402980A patent/JPS56130877A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51148334A (en) * | 1975-06-16 | 1976-12-20 | Hitachi Ltd | Buffer memory control method |
| JPS54106135A (en) * | 1978-02-08 | 1979-08-20 | Nec Corp | Data process system |
| JPS54140841A (en) * | 1978-04-25 | 1979-11-01 | Nec Corp | Memory control system of multiprocessor system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56130877A (en) | 1981-10-14 |
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