JPH05189305A - メモリ制御方法 - Google Patents

Abstract

(57)【要約】 【目的】 リードサイクルの実行時間を短縮する。 【構成】 アドレス比較回路３にて、ホストプロセッサ
１からのリードアドレスとアドレスラッチ回路２からの
リードアドレスとを、そのメモリアドレス指定ビットの
値により比較する。メモリ制御回路５は、上記比較結果
が「同一」でない場合、今回のリードアドレスが指定す
るメモリ回路たとえばメモリ回路７の指定メモリアドレ
スよりデータを読み出し、データラッチ回路４にラッチ
したうえ出力すると共に、メモリ回路８の上記指定メモ
リアドレスに応ずるメモリアドレスよりデータを読み出
し、データラッチ回路６にラッチする。次に、上記比較
結果が「同一」となれば、今回のリードアドレスが指定
するメモリ回路たとえばメモリ回路８からの前回のラッ
チデータを、データラッチ回路６より出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、指定されたメモリバ
ンクの指定メモリアドレスよりデータを読み出すメモリ
制御方法に関するものである。

【０００２】

【従来の技術】従来、この種のメモリ制御方法において
は、リードサイクルが発生する度に、メモリバンクを指
定するメモリバンク指定ビットおよびメモリアドレスを
指定するメモリアドレス指定ビットを有してなるリード
アドレスを出力し、このリードアドレスの指定するメモ
リバンクの指定メモリアドレスよりデータを読み出し、
１リードサイクルを終了するものとしている。

【０００３】

【発明が解決しようとする課題】しかしながら、このよ
うな従来のメモリ制御方法においては、リードサイクル
が発生する度に、指定されたメモリバンクに常にアクセ
スしてデータを読み出すものとしているため、リードサ
イクルの実行時間が長くかかるという問題があった。

【０００４】

【課題を解決するための手段】本発明はこのような課題
を解決するためになされたもので、今回出力されたリー
ドアドレスのメモリアドレス指定ビットと前回出力され
たリードアドレスのメモリアドレス指定ビットとを比較
し、その比較結果が「同一」でなければ、今回出力され
たリードアドレスの指定するメモリバンクの指定メモリ
アドレスよりデータを読み出しラッチしたうえ出力する
と共に、今回出力されたリードアドレスの指定していな
いメモリバンクの上記指定メモリアドレスに応ずるメモ
リアドレスよりデータを読み出してラッチし、上記比較
結果が「同一」であれば、今回出力されたリードアドレ
スの指定するメモリバンクからの前回のラッチデータを
出力するようにしたものである。

【０００５】

【作用】したがってこの発明によれば、今回出力された
リードアドレスのメモリアドレス指定ビットと前回出力
されたリードアドレスのメモリアドレス指定ビットとの
比較結果が「同一」であれば、今回出力されたリードア
ドレスの指定するメモリバンクに直接アクセスすること
なく、その指定されたメモリバンクからの前回のラッチ
データが即時に出力されるものとなる。

【０００６】

【実施例】以下、本発明に係るメモリ制御方法を詳細に
説明する。

【０００７】図１はこのメモリ制御方法の適用されたメ
モリ制御部の一実施例を示すブロック図である。

【０００８】同図において、１はホストプロセッサ、２
はアドレスラッチ回路、３はアドレス比較回路、４は第
１のデータラッチ回路、５はメモリ制御回路、６は第２
のデータラッチ回路、７は第１のメモリ回路（第１のメ
モリバンク）、８は第２のメモリ回路（第２のメモリバ
ンク）である。

【０００９】ホストプロセッサ１は、アドレス信号線１
０２を介してアドレスラッチ回路２とアドレス比較回路
３とメモリ制御回路５へリードアドレスを出力し、この
リードアドレスに対応したデータ（リードデータ）をデ
ータ信号線１０１より入力する。

【００１０】アドレスラッチ回路２は、ホストプロセッ
サ１が出力するリードアドレスを入力し、制御信号線１
１２を介してメモリ制御回路５が出力する制御信号によ
り、入力されているリードアドレスをラッチし、このラ
ッチしたリードアドレスをアドレス信号線１１３を介し
てアドレス比較回路３へ出力する。

【００１１】アドレス比較回路３は、アドレス信号線１
０２を介する入力リードアドレスとアドレス信号線１１
３を介する入力リードアドレスとを、そのメモリバンク
の指定に使用するビット（メモリバンク指定ビット）以
外のアドレスビットすなわちメモリアドレスを指定する
メモリアドレス指定ビットの値により比較し、その比較
結果が「同一」か否かについて、信号線１０４を介しメ
モリ制御回路５へ通知する。

【００１２】データラッチ回路４は、メモリ回路７の出
力するリードデータをデータ信号線１１０を介して入力
し、またメモリ制御回路５の出力するデータラッチタイ
ミング信号を制御信号線１０５を介して入力し、データ
ラッチタイミング信号に従いメモリ回路７の出力するリ
ードデータをラッチし、制御信号線１０６を介するメモ
リ制御回路５からのデータ出力イネーブル信号を受け
て、ラッチしたリードデータをデータ信号線１０１を介
してホストプロセッサ１へ出力する。

【００１３】データラッチ回路６は、メモリ回路８の出
力するリードデータをデータ信号線１１１を介して入力
し、またメモリ制御回路５の出力するデータラッチタイ
ミング信号を制御信号線１０７を介して入力し、データ
ラッチタイミング信号に従いメモリ回路８の出力するリ
ードデータをラッチし、制御信号線１０８を介するメモ
リ制御回路５からのデータ出力イネーブル信号を受け
て、ラッチしたリードデータをデータ信号線１０１を介
してホストプロセッサ１へ出力する。

【００１４】メモリ回路７は、メモリ制御回路５からの
制御信号線１０９を介するメモリアドレスリード信号と
メモリサイクル制御信号を受けて、指定されたメモリア
ドレスのデータをリードデータとしてデータ信号線１１
０に出力する。

【００１５】メモリ回路８は、メモリ制御回路５からの
制御信号線１０９を介するメモリアドレスリード信号と
メモリサイクル制御信号を受けて、指定されたメモリア
ドレスのデータをリードデータとしてデータ信号線１１
１に出力する。

【００１６】また、本実施例において、メモリ回路７と
８とは、ホストプロセッサ１のデータ取扱いワード単位
に、アドレス順に偶数ワードと奇数ワードとの２メモリ
バンクに分かれた構成となっている。

【００１７】メモリ制御回路５は、ホストプロセッサ１
の出力するリードアドレスを入力すると共に、アドレス
比較回路３からの比較結果（以下、アドレス比較結果と
呼ぶ）を入力する。

【００１８】メモリ制御回路５は、アドレス比較回路３
からのアドレス比較結果が「同一」でない場合、メモリ
回路７およびメモリ回路８に制御信号線１０９を介し
て、メモリアドレスリード信号とメモリサイクル制御信
号を出力する。

【００１９】このメモリアドレスリード信号とメモリサ
イクル制御信号を受けて、メモリ回路７およびメモリ回
路８は、指定されたメモリアドレスよりデータを出力す
る。

【００２０】そして、メモリ制御回路５は、メモリ回路
７および８がデータを出力した時点で、制御信号線１０
５および１０７より、データラッチ回路４および６へデ
ータラッチタイミング信号を出力する。そして、メモリ
制御回路５は、ホストプロセッサ１の出力するリードア
ドレスの指定するメモリ回路たとえばメモリ回路７の出
力するリードデータをラッチしたデータラッチ回路４の
データ出力イネーブル信号を制御信号線１０６へ出力
し、データラッチ回路４のラッチしているリードデータ
をデータ信号線１０１を介してホストプロセッサ１へ出
力すると共に、アドレスラッチ回路２へ制御信号を与え
てそのラッチリードアドレスを更新する。

【００２１】また、メモリ制御回路５は、アドレス比較
回路３からのアドレス比較結果が「同一」である場合、
前回のリードサイクル時にデータラッチ回路４と６にラ
ッチしたリードデータの内いずれか一方のリードデータ
が今回のリード要求データであることから、ホストプロ
セッサ１が出力しているリードアドレスのメモリバンク
指定ビットの指定するメモリ回路たとえばメモリ回路８
からのリードデータをラッチしているラッチ回路６に制
御信号線１０８を介してイネーブル信号を出力し、デー
タラッチ回路６が前回のリードサイクル時にラッチして
おいたリードデータをホストプロセッサ１へ出力する。

【００２２】

【発明の効果】以上説明したことから明らかなように本
発明によれば、今回出力されたリードアドレスのメモリ
アドレス指定ビットと前回出力されたリードアドレスの
メモリアドレス指定ビットとの比較結果が「同一」であ
れば、今回出力されたリードアドレスの指定するメモリ
バンクに直接アクセスすることなく、その指定されたメ
モリバンクからの前回のラッチデータが即時に出力され
るものとなり、リードサイクル全体でみた場合、従来の
方法に比べてその実行時間を短縮することができる。

【図面の簡単な説明】

【図１】本発明に係るメモリ制御方法の適用されたメモ
リ制御部の一実施例を示すブロック図。

【符号の説明】

１ ホストプロセッサ ２ アドレスラッチ回路 ３ アドレス比較回路 ４ 第１のデータラッチ回路 ５ メモリ制御回路 ６ 第２のデータラッチ回路 ７ 第１のメモリ回路 ８ 第２のメモリ回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 メモリバンクを指定するメモリバンク指
   定ビットおよびメモリアドレスを指定するメモリアドレ
   ス指定ビットを有してなるリードアドレスを出力し、こ
   のリードアドレスの指定するメモリバンクの指定メモリ
   アドレスよりデータを読み出すメモリ制御方法におい
   て、 今回出力されたリードアドレスのメモリアドレス指定ビ
   ットと前回出力されたリードアドレスのメモリアドレス
   指定ビットとを比較し、 その比較結果が「同一」でなければ、今回出力されたリ
   ードアドレスの指定するメモリバンクの指定メモリアド
   レスよりデータを読み出しラッチしたうえ出力すると共
   に、今回出力されたリードアドレスの指定していないメ
   モリバンクの上記指定メモリアドレスに応ずるメモリア
   ドレスよりデータを読み出してラッチし、 前記その比較結果が「同一」であれば、今回出力された
   リードアドレスの指定するメモリバンクからの前回のラ
   ッチデータを出力するようにしたことを特徴とするメモ
   リ制御方法。