JPS607677A - メモリアクセスタイミング回路 - Google Patents
メモリアクセスタイミング回路Info
- Publication number
- JPS607677A JPS607677A JP58114744A JP11474483A JPS607677A JP S607677 A JPS607677 A JP S607677A JP 58114744 A JP58114744 A JP 58114744A JP 11474483 A JP11474483 A JP 11474483A JP S607677 A JPS607677 A JP S607677A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- memory
- timing
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、読出し書込みメモリ（以下ＲＡＭと略す）を
レジスタとしてアクセスする場合におけるタイミングを
定めるだめの、メモリアクセスタイミング回路に関する
ものである。
レジスタとしてアクセスする場合におけるタイミングを
定めるだめの、メモリアクセスタイミング回路に関する
ものである。
従来技術と問題点
メモーリをアクセスするためには、その動作のタイミン
グを定めるだめの各種の（Ｔｈ号を必要とする。
グを定めるだめの各種の（Ｔｈ号を必要とする。
このような信号は通常、シフトレジスタ等を利用して、
一定の順序とタイミングとを有する出力を発生すること
によって作られる。
一定の順序とタイミングとを有する出力を発生すること
によって作られる。
一方、メモリと入出力回路としてのレジスタとでは、こ
れらをアクセスするタイミングがそれぞれ異っておシ、
そのため、ＲＡＭをレジスタとしてアクセスするために
は、そのだめのタイミング回路が必要である。
れらをアクセスするタイミングがそれぞれ異っておシ、
そのため、ＲＡＭをレジスタとしてアクセスするために
は、そのだめのタイミング回路が必要である。
第１図は従来のＲＡＭをレジスタとしてアクセスするだ
めのＲＡＭアクセスタイミング回路の構成を示している
。同図において１はデータバス、２はＲＡＭ１３はバス
タイミング回路、４−１．４−２はそれぞれラッチ回路
、５はドライバレシーバ、６はメモリタイミング回路、
７は内部バスである。またバスタイミング回路６におい
て、６１はアドレス一致回路、６２はゲート回路、６５
はオア回路、５４はシフトレジスタ、５５，３６．５７
はゲート回路である。
めのＲＡＭアクセスタイミング回路の構成を示している
。同図において１はデータバス、２はＲＡＭ１３はバス
タイミング回路、４−１．４−２はそれぞれラッチ回路
、５はドライバレシーバ、６はメモリタイミング回路、
７は内部バスである。またバスタイミング回路６におい
て、６１はアドレス一致回路、６２はゲート回路、６５
はオア回路、５４はシフトレジスタ、５５，３６．５７
はゲート回路である。
第１図において、外部バス１がＲＡＭ２をレジスタとし
てこれにデータを書込む場合には、図示されない中央制
御装置（以下ＣＰＵと略す）からバスタイミング回路６
に対して、省込み指示信号＊ＷＴをオンにするとともに
、アドレスバス４を経て所定のアドレスを出力する。ア
ドレスバス４から与えられたアドレスがアドレス一致回
路３１ に予めセットされているアドレスと一致したと
き、アドレス一致回路６１は出力を発生してゲート回路
６２を開く。これによってオア回路６６を経て書込み指
示信号＊ＷＴがシフトレジスタ６４に与、ｔられ、クロ
ック信号ＣＫに応じてシフトレジスタ５４がセットされ
る。これによって出力Ｑ１がオンになってゲート回路６
５に加えられる。ゲート回路６５の他方の入力には１込
み指示信号＊ＦＴが加えられておシ、これによってゲー
ト回路５５から信号ｃｘ’＋が発生して、ラッチ回路５
−１のＣＫ端子に加えられる。ラッチ回路５−１は信号
ＣＫ１を加えられたとき、ドライバレシーバ６を経てデ
ータバス１のデータをラッチする。一方、シフトレジス
タ３４は信号ＭＥＭＲＥＱをメモリタイミング回路６に
対して出力する。メモリタイミング回路７はこれによっ
て、ＲＡＭ２が動作するために必要な各種のタイミング
信号を、ＲＡＭ２に対して発生し、ＲＡＡ（にメモリラ
イトのサイクルを与える。ＲＡＡｉ２はこれによって内
部バス８のデータを書込む状態となるが、ラッチ回路は
ゲート回路３５の出力を出力制御端子ＯＣに与えられる
ことによって、ラッチしたデータを内部バス８に出力し
ておシ、従ってラッチ回路５−１にラッチされたデータ
は、メモリライトのサイクルに応じてＲＡＭ２に書込ま
れる。シフトレジスタ３４はＲＡＭ２の１−込みが終了
した時刻に出力Ｑ５を発生する。ゲート回路３６は信号
ＭＥＭＲＥＱによって開いておシ、これによって動作完
了を示す確認信号＊ＡＣＫがＣＰＵに対して返送される
。さらにシフトレジスタ３４がリセットされて出力Ｑ１
がオフになシ、従ってラッチ回路５−１は動作を停止す
る。
てこれにデータを書込む場合には、図示されない中央制
御装置（以下ＣＰＵと略す）からバスタイミング回路６
に対して、省込み指示信号＊ＷＴをオンにするとともに
、アドレスバス４を経て所定のアドレスを出力する。ア
ドレスバス４から与えられたアドレスがアドレス一致回
路３１ に予めセットされているアドレスと一致したと
き、アドレス一致回路６１は出力を発生してゲート回路
６２を開く。これによってオア回路６６を経て書込み指
示信号＊ＷＴがシフトレジスタ６４に与、ｔられ、クロ
ック信号ＣＫに応じてシフトレジスタ５４がセットされ
る。これによって出力Ｑ１がオンになってゲート回路６
５に加えられる。ゲート回路６５の他方の入力には１込
み指示信号＊ＦＴが加えられておシ、これによってゲー
ト回路５５から信号ｃｘ’＋が発生して、ラッチ回路５
−１のＣＫ端子に加えられる。ラッチ回路５−１は信号
ＣＫ１を加えられたとき、ドライバレシーバ６を経てデ
ータバス１のデータをラッチする。一方、シフトレジス
タ３４は信号ＭＥＭＲＥＱをメモリタイミング回路６に
対して出力する。メモリタイミング回路７はこれによっ
て、ＲＡＭ２が動作するために必要な各種のタイミング
信号を、ＲＡＭ２に対して発生し、ＲＡＡ（にメモリラ
イトのサイクルを与える。ＲＡＡｉ２はこれによって内
部バス８のデータを書込む状態となるが、ラッチ回路は
ゲート回路３５の出力を出力制御端子ＯＣに与えられる
ことによって、ラッチしたデータを内部バス８に出力し
ておシ、従ってラッチ回路５−１にラッチされたデータ
は、メモリライトのサイクルに応じてＲＡＭ２に書込ま
れる。シフトレジスタ３４はＲＡＭ２の１−込みが終了
した時刻に出力Ｑ５を発生する。ゲート回路３６は信号
ＭＥＭＲＥＱによって開いておシ、これによって動作完
了を示す確認信号＊ＡＣＫがＣＰＵに対して返送される
。さらにシフトレジスタ３４がリセットされて出力Ｑ１
がオフになシ、従ってラッチ回路５−１は動作を停止す
る。
次にＲＡＭ２に１込まれたデータを外部バス１に耽出す
場合には、ＣＰＵは読出し指示信号＊ＢＤをオンにする
とともに、アドレスバス４に所定のアドレスを出力する
。これによってアドレス一致回路３１ においてアドレ
スの一致がとれると、ゲート回路３２から出力が発生し
てシフトレジスタ′５４がセットされて、出力Ｑ２がオ
ンになるとともに信号ＭＥＭＲＥＱが出力される。メモ
リタイミング回路７はこれによってＲＡＭ２にタイミン
グ信号を与えＲＡ）ｄにメモリリードのサイクルを与え
る。従ってＲＡＭ２から書込まれているデータが読出さ
れて内部バス８に出力される。これとともにメモリタイ
ミング回路から信号ＣＫ２が出力されて、内部バス８の
データがラッチ回路５−２にラッチされ、メモリリード
サイクルが終了した後でもデータは保持される。一方、
出力Ｑ２の発生によってゲート回路５７から出力が発生
して、ラッチ回路５−２の出力制御端子ＯＣに与えられ
る仁とによって、ラッチ回路５−２にラッチされたデー
タが読出されてドライバレシーバ６を経て外部バス１に
出力される。シフトレジスタ６４は外部バス１へのデー
タ出力が終了した時刻に出力Ｑ３を発生し、これによっ
てゲート回路６６を勅て確認信号＊ＡＣＫがＣＰＵに返
送され、さらにシフトレジスタ６４のリセットによって
出力Ｑ２がオフになってラッチ回路５−２が動作を停止
する。
場合には、ＣＰＵは読出し指示信号＊ＢＤをオンにする
とともに、アドレスバス４に所定のアドレスを出力する
。これによってアドレス一致回路３１ においてアドレ
スの一致がとれると、ゲート回路３２から出力が発生し
てシフトレジスタ′５４がセットされて、出力Ｑ２がオ
ンになるとともに信号ＭＥＭＲＥＱが出力される。メモ
リタイミング回路７はこれによってＲＡＭ２にタイミン
グ信号を与えＲＡ）ｄにメモリリードのサイクルを与え
る。従ってＲＡＭ２から書込まれているデータが読出さ
れて内部バス８に出力される。これとともにメモリタイ
ミング回路から信号ＣＫ２が出力されて、内部バス８の
データがラッチ回路５−２にラッチされ、メモリリード
サイクルが終了した後でもデータは保持される。一方、
出力Ｑ２の発生によってゲート回路５７から出力が発生
して、ラッチ回路５−２の出力制御端子ＯＣに与えられ
る仁とによって、ラッチ回路５−２にラッチされたデー
タが読出されてドライバレシーバ６を経て外部バス１に
出力される。シフトレジスタ６４は外部バス１へのデー
タ出力が終了した時刻に出力Ｑ３を発生し、これによっ
てゲート回路６６を勅て確認信号＊ＡＣＫがＣＰＵに返
送され、さらにシフトレジスタ６４のリセットによって
出力Ｑ２がオフになってラッチ回路５−２が動作を停止
する。
このように従来のメモリアクセスタイミング回路ではＲ
ＡＭをレジスタとしてアクセスするためには、外部バス
におけるデータ入出力のタイミングと、ＲＡＭにおける
書込み、読出しサイクルのタイミングとの調整をとるた
めにラッチ回路とこれを制御するだめの回路を必要とし
、回路構成が複雑化することを避けられなかった。
ＡＭをレジスタとしてアクセスするためには、外部バス
におけるデータ入出力のタイミングと、ＲＡＭにおける
書込み、読出しサイクルのタイミングとの調整をとるた
めにラッチ回路とこれを制御するだめの回路を必要とし
、回路構成が複雑化することを避けられなかった。
発明の目的
本発明はこのような従来技術の問題点を解決しようとす
るものであって、その目的はＲＡＭをレジスタとしてア
クセスする場合において、ラッチ回路を必要としないメ
モリアクセスタイミング回路を提供することにある。
るものであって、その目的はＲＡＭをレジスタとしてア
クセスする場合において、ラッチ回路を必要としないメ
モリアクセスタイミング回路を提供することにある。
発明の実施例
第２図は本発明のメモリアクセスタイミング回路の一実
施例の構成を示すものである。同図において、第１図に
おけると同じ部分は同じ番号で示されておシ、９はフリ
ップフロップ（ＦＦ）である。
施例の構成を示すものである。同図において、第１図に
おけると同じ部分は同じ番号で示されておシ、９はフリ
ップフロップ（ＦＦ）である。
第２図において、外部バス１がＲＡＭ２をレジスタとし
てこれにデータを省込む場合には、ＣＰＵが書込み指示
信号＊ＷＴをオンにするとともに、アドレスバス４を経
て所定のアドレスを出力する。アドレス−数回路３１に
おいてアドレスの一致がとれたとき、ゲート回路３２か
ら出力が発生しクロックＣＫに応じてシフトレジスタ６
４がセットされる。これによってシフトレジスタ３４か
ら信号ＭＥＭＲＥＱが発生し、メモリタイミング回路７
に与えられる。メモリタイミング回路７はこれによって
ＲＡＭ２が動作するために必要な各種タイミング信号を
発生し、メモリライトサイクルを与える。
てこれにデータを省込む場合には、ＣＰＵが書込み指示
信号＊ＷＴをオンにするとともに、アドレスバス４を経
て所定のアドレスを出力する。アドレス−数回路３１に
おいてアドレスの一致がとれたとき、ゲート回路３２か
ら出力が発生しクロックＣＫに応じてシフトレジスタ６
４がセットされる。これによってシフトレジスタ３４か
ら信号ＭＥＭＲＥＱが発生し、メモリタイミング回路７
に与えられる。メモリタイミング回路７はこれによって
ＲＡＭ２が動作するために必要な各種タイミング信号を
発生し、メモリライトサイクルを与える。
ＲＡＭ２はタイミング信号を与えられたとき、ドライバ
レシーバ６を経て内部バス８に出力されていを経て動作
完了を示す確認信号＊ＡＣＫがＣＰＵに対して返送され
る。ＣＰＵは＊ＡＣＫが返送されたのを知シ、指示信号
＊ＷＴアドレスバスをＯＦＦシ、それによってＭＥＭＲ
ＥＱ 、ＭＥＭＳＥＬがＯＦＦされる。ＭＥＡｆ！ｊＥ
ＬがｂＦＦされることにより、ＦＦ９はリセット状態と
なシ、信号ＰＡＶＳＥはｂＦＦされメモリのライトサイ
クルが終了する。
レシーバ６を経て内部バス８に出力されていを経て動作
完了を示す確認信号＊ＡＣＫがＣＰＵに対して返送され
る。ＣＰＵは＊ＡＣＫが返送されたのを知シ、指示信号
＊ＷＴアドレスバスをＯＦＦシ、それによってＭＥＭＲ
ＥＱ 、ＭＥＭＳＥＬがＯＦＦされる。ＭＥＡｆ！ｊＥ
ＬがｂＦＦされることにより、ＦＦ９はリセット状態と
なシ、信号ＰＡＶＳＥはｂＦＦされメモリのライトサイ
クルが終了する。
次にＲＡＭ２に書込まれたデータを外部データ１に読出
す場合には、ＣＰＵは読出し指示信号＊ＲＤをオンにす
るとともに、アドレスバス４に所定のアドレスを出力す
る。アドレス−数回路６１においてアドレスの一致がと
れると、ゲート回路３２から出力が発生してシフトレジ
スタ３４がセットされて、信号ＭＥＡｆＲＥＱが出力さ
れる。メモリタイミング回路７はこれによってＲＡＭ２
にタイミング信号を出力し、従ってＲＡＭ２から書込ま
れているデータが読出されて内部バス８に出力され、ド
ライバレシーバ６を経て外部バス１に出力される。
す場合には、ＣＰＵは読出し指示信号＊ＲＤをオンにす
るとともに、アドレスバス４に所定のアドレスを出力す
る。アドレス−数回路６１においてアドレスの一致がと
れると、ゲート回路３２から出力が発生してシフトレジ
スタ３４がセットされて、信号ＭＥＡｆＲＥＱが出力さ
れる。メモリタイミング回路７はこれによってＲＡＭ２
にタイミング信号を出力し、従ってＲＡＭ２から書込ま
れているデータが読出されて内部バス８に出力され、ド
ライバレシーバ６を経て外部バス１に出力される。
一方、アドレス−数回路６１ におけるアドレス一致に
よって信号ＭＥＳＥＬが出力されてＦＦ９のリセットが
解除され、メモリタイミング回路７からＲＡＭ２におけ
るデータの書込みが終了する時刻に信号Ｔか出力され、
これによってＦＦ９がセットされて、信号ＰＡＵＳＥが
出力され、メモリのリードサイクルが終結せずに待たさ
れる。また、同時に信号Ｍ ＥＭＡ ＣＫが出力されて
、ゲート回路３６を経て動作完了を示す確認信号＊ＡＣ
ＫがＣＰＵに対して返送される。
よって信号ＭＥＳＥＬが出力されてＦＦ９のリセットが
解除され、メモリタイミング回路７からＲＡＭ２におけ
るデータの書込みが終了する時刻に信号Ｔか出力され、
これによってＦＦ９がセットされて、信号ＰＡＵＳＥが
出力され、メモリのリードサイクルが終結せずに待たさ
れる。また、同時に信号Ｍ ＥＭＡ ＣＫが出力されて
、ゲート回路３６を経て動作完了を示す確認信号＊ＡＣ
ＫがＣＰＵに対して返送される。
このように本発明のメモリアクセスタイミング回路では
、ＲＡＡｆをレジスタとしてアクセスするために外部バ
スにおけるデータ人出方のタイミングと、ＲＡＭにおけ
る書込み、読出しのタイミングとの調整を行うためにラ
ッチ回路およびこれを制御するための回路を必要とせず
、回路構成が簡単化される。
、ＲＡＡｆをレジスタとしてアクセスするために外部バ
スにおけるデータ人出方のタイミングと、ＲＡＭにおけ
る書込み、読出しのタイミングとの調整を行うためにラ
ッチ回路およびこれを制御するための回路を必要とせず
、回路構成が簡単化される。
発明の詳細
な説明したように本発明のメモリアクセスタイミング回
路によれは、書込み指示信号に応じて外部バスのデータ
を書込むためのタイミング信号をメモリに対して発生す
るとともに読出し指示信号に応じてメモリのデータを外
部バスへ胱出すだめのタイミング信号を発生する手段を
設けるとともに、該手段のタイミング信号に応じてメモ
リにおけるデータの書込みまだは読出しの終了を示す確
認信号を発生するようにしたので、外部バスにおけるデ
ータの入出力タイミングとメモリにおける書込み、読出
しのタイミングとの調整をとるだめのラッチ回路および
その制御回路が不要になシ、回路構成が簡単化される。
路によれは、書込み指示信号に応じて外部バスのデータ
を書込むためのタイミング信号をメモリに対して発生す
るとともに読出し指示信号に応じてメモリのデータを外
部バスへ胱出すだめのタイミング信号を発生する手段を
設けるとともに、該手段のタイミング信号に応じてメモ
リにおけるデータの書込みまだは読出しの終了を示す確
認信号を発生するようにしたので、外部バスにおけるデ
ータの入出力タイミングとメモリにおける書込み、読出
しのタイミングとの調整をとるだめのラッチ回路および
その制御回路が不要になシ、回路構成が簡単化される。
第１図は従来のメモリアクセスタイミング回路の構成を
示す図、第２図は本発明のメモリアクセスタイミング回
路の一実施例の構成を示す図である。 １・・・外部バス、２・・・読出し書込みメモＩＪ （
ＲＡＭ）、３・・・ハスタイミング回路、４・・・アド
レスバス、５−１１５−２・・・ラッチ回路、６・・・
ドライバレシーバ、７・・・メモリタイミング回路、８
・・・内部バス、９・・・フリップフロップＣＦＦ）
、３１・・・アドレス−数回路、６２・・・ゲート回路
、６６・・・オア回路、３４・・・シフトレジスタ、３
５，３６．３７・・・ゲート回路。 特許出願人 富士通株式会社 代理人弁理士玉蟲久五部 （外１名）
示す図、第２図は本発明のメモリアクセスタイミング回
路の一実施例の構成を示す図である。 １・・・外部バス、２・・・読出し書込みメモＩＪ （
ＲＡＭ）、３・・・ハスタイミング回路、４・・・アド
レスバス、５−１１５−２・・・ラッチ回路、６・・・
ドライバレシーバ、７・・・メモリタイミング回路、８
・・・内部バス、９・・・フリップフロップＣＦＦ）
、３１・・・アドレス−数回路、６２・・・ゲート回路
、６６・・・オア回路、３４・・・シフトレジスタ、３
５，３６．３７・・・ゲート回路。 特許出願人 富士通株式会社 代理人弁理士玉蟲久五部 （外１名）
Claims (1)
- 外部バスとメモリとの間でデータの書込み読出しをレジ
スタとして行う際におけるメモリの書込み、読出しのタ
イミングを定めるメモリアクセスタイミング回路におい
て、書込み指示信号に応じて外部バスのデータを書込む
だめのタイミング信号をメモリに対して発生するととも
に読出し指示信号に応じてメモリのデータを外部バスへ
読出すだめのタイきング信号をメモリに対して発生する
手段と、該手段のタイミング信号に応じてメモリにおけ
るデータの書込みまたは読出しの終了を示す確認信号及
びメモリのアクセスサイクルを休止する信号を出力する
手段を具えたことを特徴とするメモリアクセスタイミン
グ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58114744A JPS607677A (ja) | 1983-06-25 | 1983-06-25 | メモリアクセスタイミング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58114744A JPS607677A (ja) | 1983-06-25 | 1983-06-25 | メモリアクセスタイミング回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS607677A true JPS607677A (ja) | 1985-01-16 |
| JPH0118520B2 JPH0118520B2 (ja) | 1989-04-06 |
Family
ID=14645572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58114744A Granted JPS607677A (ja) | 1983-06-25 | 1983-06-25 | メモリアクセスタイミング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS607677A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61124376U (ja) * | 1985-01-22 | 1986-08-05 |
-
1983
- 1983-06-25 JP JP58114744A patent/JPS607677A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61124376U (ja) * | 1985-01-22 | 1986-08-05 | ||
| JPH0426221Y2 (ja) * | 1985-01-22 | 1992-06-24 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0118520B2 (ja) | 1989-04-06 |
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