JPH01306939A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JPH01306939A JPH01306939A JP13819388A JP13819388A JPH01306939A JP H01306939 A JPH01306939 A JP H01306939A JP 13819388 A JP13819388 A JP 13819388A JP 13819388 A JP13819388 A JP 13819388A JP H01306939 A JPH01306939 A JP H01306939A
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- Japan
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- low
- cycle
- circuit
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- microcomputer
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- 230000015654 memory Effects 0.000 claims abstract description 47
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 10
- 230000000630 rising effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
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- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はマイクロコンピュータに関するものである。
第６図は従来のマイクロコンピュータにおいて外部メモ
リとして低速メモリを使用した場合の回路構成図である
。図において、１２はマイクロコンピュータ、１３はマ
イクロコンピュータ１２か ′ら出力されるアドレ
スをデコードするためのデコーダ及びバス・サイクルを
延長させるための■Ｙ信号を発生するＲＡＹ信号発生回
路、１４は従来の外部メモリである。
リとして低速メモリを使用した場合の回路構成図である
。図において、１２はマイクロコンピュータ、１３はマ
イクロコンピュータ１２か ′ら出力されるアドレ
スをデコードするためのデコーダ及びバス・サイクルを
延長させるための■Ｙ信号を発生するＲＡＹ信号発生回
路、１４は従来の外部メモリである。
次に第６図に示した回路の動作についてタイミングチャ
ートを基に説明する。第７図（ａ）は通常のバス・サイ
クルでメモリの内“蓉を読み出す場合、第７図（ｂ）は
ＲＤＹ信号を用いてバス・サイクルを延長させて低速メ
モリを読み出す場合のタイミングチャートを示す。
ートを基に説明する。第７図（ａ）は通常のバス・サイ
クルでメモリの内“蓉を読み出す場合、第７図（ｂ）は
ＲＤＹ信号を用いてバス・サイクルを延長させて低速メ
モリを読み出す場合のタイミングチャートを示す。
第７図（ａ）においてφ１はマイクロコンピュータの基
本クロックであり、通常φ１の２サイクルによって１バ
ス・サイクルが構成される。すなわちφ１の立ち上がり
１５に同期してマイクロコンピュータ１２は読み出した
いメモリの番地をアドレス・バスに出力する。このアド
レスの下位の一部はメモリＩＣのアドレス端子に直接入
力され、上位は第６図のデコーダ１３によってデコード
され、外部メモリ１４がアクセスされたことを検知した
ならばメモリＩＣのチップイネーブル（ｄ〒−）を“Ｌ
”にする。第６図のマイクロコンピュータ１２から出力
されるＥ信号は通常メモリＩＣのアウトプットイネーブ
ル（ＯＲ）に入力されデータの読み出しタイミングを規
定する。すなわちＥは１バス・サイクル内のφ１の第２
サイクルで′Ｌ゛となり、これによって入力されたアド
レスに対応するデータがメモリからデータ・バスに出力
され、それがマイクロコンピュータ１２内に読み込まれ
る。
本クロックであり、通常φ１の２サイクルによって１バ
ス・サイクルが構成される。すなわちφ１の立ち上がり
１５に同期してマイクロコンピュータ１２は読み出した
いメモリの番地をアドレス・バスに出力する。このアド
レスの下位の一部はメモリＩＣのアドレス端子に直接入
力され、上位は第６図のデコーダ１３によってデコード
され、外部メモリ１４がアクセスされたことを検知した
ならばメモリＩＣのチップイネーブル（ｄ〒−）を“Ｌ
”にする。第６図のマイクロコンピュータ１２から出力
されるＥ信号は通常メモリＩＣのアウトプットイネーブ
ル（ＯＲ）に入力されデータの読み出しタイミングを規
定する。すなわちＥは１バス・サイクル内のφ１の第２
サイクルで′Ｌ゛となり、これによって入力されたアド
レスに対応するデータがメモリからデータ・バスに出力
され、それがマイクロコンピュータ１２内に読み込まれ
る。
次にＲＤＹ信号を用いてバス・サイクルを延長させて低
速メモリの内容を読み出す場合について説明する。第７
図Ｃｂ）においてφ１の立ち上がり１６に同期して第６
図のマイクロコンピュータ１２によりアドレスが出力さ
れ、バス・サイクルが開始されたとする。第６図のデコ
ーダ１３によってこのアドレスが低速の外部メモリをア
クセスしていることを検知したならば面を“Ｌ”にする
とともに第７図中）の１７のφ１の立ち上がりに同期し
てマイクロコンピュータ１２のＲＤＹ信号信号入子端子
Ｌｏを入力する。マイクロコンピュータ１２においては
１７のφ、の立ち上がりに同期してＥ信号を“Ｌｏにし
てメモリに対してデータの読み出しを指示するが、ＲＤ
Ｙが“Ｌｏである場合にはこのφ１のサイクルが終わっ
てもバス・サイクルは終了せず、Ｅ及びアドレスは現在
の状態を保持する。したがって第６図の回路１３では低
速メモリからデータが読み出されるのに十分な時間だけ
ＲＤＹを′Ｌ゛ に保持したのちに“Ｈ゛に戻す。例え
ば第７図（ｂ）の１８で示されるφ１の立ち上がりに同
期してＲＤＹをＨ゛に戻すとハス・サイクルはこのφ１
のサイクルの後終了する。
速メモリの内容を読み出す場合について説明する。第７
図Ｃｂ）においてφ１の立ち上がり１６に同期して第６
図のマイクロコンピュータ１２によりアドレスが出力さ
れ、バス・サイクルが開始されたとする。第６図のデコ
ーダ１３によってこのアドレスが低速の外部メモリをア
クセスしていることを検知したならば面を“Ｌ”にする
とともに第７図中）の１７のφ１の立ち上がりに同期し
てマイクロコンピュータ１２のＲＤＹ信号信号入子端子
Ｌｏを入力する。マイクロコンピュータ１２においては
１７のφ、の立ち上がりに同期してＥ信号を“Ｌｏにし
てメモリに対してデータの読み出しを指示するが、ＲＤ
Ｙが“Ｌｏである場合にはこのφ１のサイクルが終わっ
てもバス・サイクルは終了せず、Ｅ及びアドレスは現在
の状態を保持する。したがって第６図の回路１３では低
速メモリからデータが読み出されるのに十分な時間だけ
ＲＤＹを′Ｌ゛ に保持したのちに“Ｈ゛に戻す。例え
ば第７図（ｂ）の１８で示されるφ１の立ち上がりに同
期してＲＤＹをＨ゛に戻すとハス・サイクルはこのφ１
のサイクルの後終了する。
以上のようにＲＤＹ入力端子を使用することによりバス
・サイクルを延長させて通常のハス・サイクルでは読み
出せない低速メモリの読み出しを実現することができる
。
・サイクルを延長させて通常のハス・サイクルでは読み
出せない低速メモリの読み出しを実現することができる
。
従来のマイクロコンピュータにおいてＲＤＹ端子を用い
てバス・サイクルを延長して低速メモリを使用するため
には第６図の回路構成に示すように低速メモリがアクセ
スされたことを検出するデコーダと必要なサイクル数だ
けＲＤＹ端子に“Ｌｏを入力するロジックが必要であり
、基板上でこれを実現するには通常数個以上の標準ロジ
ックＩＣを用いなければならないため基板面積の増大、
消費電力の増大、コストの増大等の問題があり、さらに
低速メモリの領域の変更あるいはバス・サイクルを延長
するサイクル数の変更にはこのハードウェアの変更が必
要であるという問題があった。
てバス・サイクルを延長して低速メモリを使用するため
には第６図の回路構成に示すように低速メモリがアクセ
スされたことを検出するデコーダと必要なサイクル数だ
けＲＤＹ端子に“Ｌｏを入力するロジックが必要であり
、基板上でこれを実現するには通常数個以上の標準ロジ
ックＩＣを用いなければならないため基板面積の増大、
消費電力の増大、コストの増大等の問題があり、さらに
低速メモリの領域の変更あるいはバス・サイクルを延長
するサイクル数の変更にはこのハードウェアの変更が必
要であるという問題があった。
この発明は上記のような問題点を解決するためになされ
たもので、第６図のデコード回路、 ＲＤＹ信号発生
回路１３を特別に設けることなく、低速メモリへのアク
セスが可能なマイクロコンピュータを得ることを目的と
する。
たもので、第６図のデコード回路、 ＲＤＹ信号発生
回路１３を特別に設けることなく、低速メモリへのアク
セスが可能なマイクロコンピュータを得ることを目的と
する。
この発明にかかるマイクロコンピュータは低速メモリを
配置した領域の下限アドレス及び上限アドレス、及びハ
ス・サイクルを延ばすサイクル数をそれぞれ命令によっ
て設定できる３つのレジスタを有し、さらにアドレスと
上記下限、上限アドレスを比較する比較回路、及び設定
されたサイクル数だけπＤＹを“Ｌｏにする回路を内蔵
したものである。
配置した領域の下限アドレス及び上限アドレス、及びハ
ス・サイクルを延ばすサイクル数をそれぞれ命令によっ
て設定できる３つのレジスタを有し、さらにアドレスと
上記下限、上限アドレスを比較する比較回路、及び設定
されたサイクル数だけπＤＹを“Ｌｏにする回路を内蔵
したものである。
この発明におけるマイクロコンピュータにおいては、バ
ス・サイクルを実行する毎にアクセスしたアドレスと上
記下限、上限アドレスレジスタの値とを比較回路によっ
て比較し、低速メモリがアクセスされたことを検知した
ならば上記サイクル数を指定するレジスタに設定された
サイクル数だけＲＤＹを“Ｌｏにしてバス・サイクルを
延長し、低速メモリへのり−ド／ライトを可能にする。
ス・サイクルを実行する毎にアクセスしたアドレスと上
記下限、上限アドレスレジスタの値とを比較回路によっ
て比較し、低速メモリがアクセスされたことを検知した
ならば上記サイクル数を指定するレジスタに設定された
サイクル数だけＲＤＹを“Ｌｏにしてバス・サイクルを
延長し、低速メモリへのり−ド／ライトを可能にする。
第１図はこの発明の一実施例によるマイクロコンピュー
タの構成を示し、特にバス・サイクルの延長を制御する
ために新しく内蔵した回路部分及び本マイクロコンピュ
ータに接続した外部メモリを含む回路構成を示す。
タの構成を示し、特にバス・サイクルの延長を制御する
ために新しく内蔵した回路部分及び本マイクロコンピュ
ータに接続した外部メモリを含む回路構成を示す。
図において、１及び２は外部メモリを配置した領域の下
限アドレス及び上限アドレスをそれぞれ設定するレジス
タであり、その値は比較回路３に入力される。比較回路
３ではバス・サイクルが実行される毎にアドレスバスに
出力されるアドレスをモニタし、上記アドレスレジスタ
１．２の値と比較して設定されたメモリ領域がアクセス
されたかどうかを監視する。比較回路３において設定さ
れた領域がアクセスされるのを検知したならば該比較回
路３はＭＡ信号４を遅延回路５に送るとともにこれを従
来のＲＤＹ入力端子から信号８として逆に出力する。こ
の信号を外部のメモリＩＣ６のチップイネーブル端子（
ＣＥ）に入力すれば従来のようなデコード等なしでメモ
リＩＣを使用できる。一方ＭＡ信号４を受けた遅延回路
５ではサイクル数設定レジスタ７に設定されたサイクル
数だけその出力信号８を”Ｌ゛にする。この信号８は従
来外部端子から人力していたＲＤＹ信号に内部的に接続
される。
限アドレス及び上限アドレスをそれぞれ設定するレジス
タであり、その値は比較回路３に入力される。比較回路
３ではバス・サイクルが実行される毎にアドレスバスに
出力されるアドレスをモニタし、上記アドレスレジスタ
１．２の値と比較して設定されたメモリ領域がアクセス
されたかどうかを監視する。比較回路３において設定さ
れた領域がアクセスされるのを検知したならば該比較回
路３はＭＡ信号４を遅延回路５に送るとともにこれを従
来のＲＤＹ入力端子から信号８として逆に出力する。こ
の信号を外部のメモリＩＣ６のチップイネーブル端子（
ＣＥ）に入力すれば従来のようなデコード等なしでメモ
リＩＣを使用できる。一方ＭＡ信号４を受けた遅延回路
５ではサイクル数設定レジスタ７に設定されたサイクル
数だけその出力信号８を”Ｌ゛にする。この信号８は従
来外部端子から人力していたＲＤＹ信号に内部的に接続
される。
次に第１図において点線で囲った部分の実際の回路例を
第２図ないし第４図に示し、その動作について説明する
。ここではマイクロコンピュータのアドレスはＡＤ１５
〜ＡＤＯまでの１６ビツトとする。
第２図ないし第４図に示し、その動作について説明する
。ここではマイクロコンピュータのアドレスはＡＤ１５
〜ＡＤＯまでの１６ビツトとする。
第２図は第１図の上限及び下限アドレスレジスタ１，２
を示しビット長はぞれぞれ４ビ・ノドとする。このビッ
ト３，２，１．０ （Ｕ３．Ｕ２．Ｕｌ、ＵＯあるい
はＲ３，Ｒ２，Ｌｌ、ＬＯ）はアドレスのビット１５，
１４，１３，１２． （ＡＤ１５、ＡＤ１４．ＡＤ１
３．ＡＤ１２）に対応する。すなわちこの場合下限アド
レス及び上限アドレスの設定は４ Ｋｂｙｔｅ単位で可
能となる。図中のＲ１及びＷｌはレジスタへのリード及
びライト信号であってマイクロコンピュータの持つ命令
を実行することによってデータ・バスＤＢ７〜ＤＢＯの
値をレジスタに書き込んだり、または読み出したりする
ことができる。図中Ｇｌはライト信号Ｗ１によって開閉
が制御されるトランスファゲートであり、２つのインバ
ータと１つのトランスファゲートとからなるものは１つ
のラッチを構成する。
を示しビット長はぞれぞれ４ビ・ノドとする。このビッ
ト３，２，１．０ （Ｕ３．Ｕ２．Ｕｌ、ＵＯあるい
はＲ３，Ｒ２，Ｌｌ、ＬＯ）はアドレスのビット１５，
１４，１３，１２． （ＡＤ１５、ＡＤ１４．ＡＤ１
３．ＡＤ１２）に対応する。すなわちこの場合下限アド
レス及び上限アドレスの設定は４ Ｋｂｙｔｅ単位で可
能となる。図中のＲ１及びＷｌはレジスタへのリード及
びライト信号であってマイクロコンピュータの持つ命令
を実行することによってデータ・バスＤＢ７〜ＤＢＯの
値をレジスタに書き込んだり、または読み出したりする
ことができる。図中Ｇｌはライト信号Ｗ１によって開閉
が制御されるトランスファゲートであり、２つのインバ
ータと１つのトランスファゲートとからなるものは１つ
のラッチを構成する。
またＧ２はリード信号Ｒ１によって開閉が制御されるト
ライステートゲートである。
ライステートゲートである。
第３図は比較回路の実現例を示す。この回路ではアクセ
スされたアドレスのうちのＡＤ１５〜ＡＤ１２と上・下
限アドレスレジスタの値Ｕ３〜ＵＯ及びＬ３〜ＬＯとの
大小比較をおこない、下限アドレスレジスタの値≦アド
レス く上限アドレスレジスタの値 の関係が成立する時にその出力信号ＭＡが′Ｌ′になり
、それ以外では“Ｈ゛ となる。すなわち言い換えれば
外部メモリがアクセスされた時に信号ＭＡが“Ｌ゛にな
る。
スされたアドレスのうちのＡＤ１５〜ＡＤ１２と上・下
限アドレスレジスタの値Ｕ３〜ＵＯ及びＬ３〜ＬＯとの
大小比較をおこない、下限アドレスレジスタの値≦アド
レス く上限アドレスレジスタの値 の関係が成立する時にその出力信号ＭＡが′Ｌ′になり
、それ以外では“Ｈ゛ となる。すなわち言い換えれば
外部メモリがアクセスされた時に信号ＭＡが“Ｌ゛にな
る。
第４図はサイクル数設定レジスタ及び遅延回路を示す。
サイクル数設定レジスタは２ビツト構成（ＣＩ、ＣＯ）
で００．Ｏｆ、１０及び１１の４種類の値を設定するこ
とができ、それに対応してバス・サイクルはマイクロコ
ンピュータの基本クロックψ１に換算して０，１，２．
及び３サイクルそれぞれ延長される。Ｒ２，Ｗ２．はサ
イクル数設定レジスタへのリード及びライト信号である
。
で００．Ｏｆ、１０及び１１の４種類の値を設定するこ
とができ、それに対応してバス・サイクルはマイクロコ
ンピュータの基本クロックψ１に換算して０，１，２．
及び３サイクルそれぞれ延長される。Ｒ２，Ｗ２．はサ
イクル数設定レジスタへのリード及びライト信号である
。
以下ではＣ１，Ｃ０＝１．１と設定した場合について遅
延回路の動作を第５図に示すタイミングチャートを基に
説明する。
延回路の動作を第５図に示すタイミングチャートを基に
説明する。
第５図の９のφ１の立ち上がりからバス・サイクルの実
行が開始されたとすると、これに同期してアドレスが上
、下限アドレスレジスタ１．２に設定されている外部メ
モリ６領域にある場合には比較回路５の出力ＭＡが“Ｌ
′になる。一方遅延回路部５は第４図に示すようにその
出力がＴＩ。
行が開始されたとすると、これに同期してアドレスが上
、下限アドレスレジスタ１．２に設定されている外部メ
モリ６領域にある場合には比較回路５の出力ＭＡが“Ｌ
′になる。一方遅延回路部５は第４図に示すようにその
出力がＴＩ。
ＴＯである２ビツトのカウンタ及びＲＤＹ信号を発生す
るロジック部から構成される。
るロジック部から構成される。
カウンタはＥ信号が“Ｈ′の間は強制的にＴＩ。
Ｔ１＝Ｏ，Ｏにリセットされており、Ｅ信号が”Ｌ゛に
なったのちφ１の１す・１°クル毎に００−〇１→１０
→１１とアップカウントする。ロジ・νり部１０のＮＡ
ＮＤゲートの出力信号ＡはこのＴｌ。
なったのちφ１の１す・１°クル毎に００−〇１→１０
→１１とアップカウントする。ロジ・νり部１０のＮＡ
ＮＤゲートの出力信号ＡはこのＴｌ。
ＴＯの値がサイクル数設定レジスタの値Ｃ１，ＣＯと一
致した時のみ“Ｌ゛ となる。また同しく口シック部１
１のＮＯＲゲートの出力信号ＢはＭＡ−“Ｌ”かつＥ＝
’Ｌ’ の時のみ“Ｈ゛ となる。
致した時のみ“Ｌ゛ となる。また同しく口シック部１
１のＮＯＲゲートの出力信号ＢはＭＡ−“Ｌ”かつＥ＝
’Ｌ’ の時のみ“Ｈ゛ となる。
以上よりＲＤＹ信号は第５図に示した期間だけ′Ｌ”に
なり、この結果バス・サイクルは通常のφ１の２サイク
ルよりサイクル数設定レジスタ７に設定した値３サイク
ル分だけ延長されたものになる。
なり、この結果バス・サイクルは通常のφ１の２サイク
ルよりサイクル数設定レジスタ７に設定した値３サイク
ル分だけ延長されたものになる。
なお上記実施例ではマイクロコンピュータのアドレスを
１６ビツト、上、下限アドレスレジスタ及びサイクル数
設定レジスタは各々１個、そのビット長はそれぞれ４ビ
ツト及び２ビツトとして説明したが、本発明はレジスタ
の個数を複数にしたり、レジスタのビット長を変えるこ
とによりアクセスタイムの異なる複数のメモリを同時に
使用する場合にも対応できる。
１６ビツト、上、下限アドレスレジスタ及びサイクル数
設定レジスタは各々１個、そのビット長はそれぞれ４ビ
ツト及び２ビツトとして説明したが、本発明はレジスタ
の個数を複数にしたり、レジスタのビット長を変えるこ
とによりアクセスタイムの異なる複数のメモリを同時に
使用する場合にも対応できる。
以上のように、この発明によれば、低速メモリにアクセ
スするバス・サイクルの延長を制御する回路をマイクロ
コンピュータ内部に取り込んだため、外部メモリとして
低速メモリを用いる際にデコーダ、ＲＤＹ発生回路等の
ロジックを必要としないだけでなく、メモリを配置する
領域の変更あるいはバスサイクルを延長するサイクル数
の変更等をハードウェアの変更なしにソフトウェアによ
って実現できるという効果がある。
スするバス・サイクルの延長を制御する回路をマイクロ
コンピュータ内部に取り込んだため、外部メモリとして
低速メモリを用いる際にデコーダ、ＲＤＹ発生回路等の
ロジックを必要としないだけでなく、メモリを配置する
領域の変更あるいはバスサイクルを延長するサイクル数
の変更等をハードウェアの変更なしにソフトウェアによ
って実現できるという効果がある。
第１図は本発明の一実施例によるマイクロコンピュータ
において新しく内蔵した回路部分及び外部メモリと接続
する場合の回路構成を示す図、第２図ないし第４図は第
１図のブロック図の実際の回路図の例を示す図、第５図
は上記実施例のマイクロコンピュータによって低速の外
部メモリにアクセスした場合のバス・サイクルのタイミ
ングチャートを示す図、第６図は従来のマイクロコンピ
ュータにおいて外部メモリとして低速メモリを使用する
場合の回路構成を示す図、第７図はその時のバス・サイ
クルのタイミングチャートを示す図である。 １２はマイクロコンピュータ、１３はアドレスレコーダ
、１４は低速の外部メモリ、１，２は下限アドレス、上
限アドレス設定レジスタ、３は比較回路、４はＭＡ倍信
号５は遅延回路（バス・サイクル延長回路）、６は外部
メモリのチップイネーブル端子、７はサイクル数設定レ
ジスタ、８は出力信号である。
において新しく内蔵した回路部分及び外部メモリと接続
する場合の回路構成を示す図、第２図ないし第４図は第
１図のブロック図の実際の回路図の例を示す図、第５図
は上記実施例のマイクロコンピュータによって低速の外
部メモリにアクセスした場合のバス・サイクルのタイミ
ングチャートを示す図、第６図は従来のマイクロコンピ
ュータにおいて外部メモリとして低速メモリを使用する
場合の回路構成を示す図、第７図はその時のバス・サイ
クルのタイミングチャートを示す図である。 １２はマイクロコンピュータ、１３はアドレスレコーダ
、１４は低速の外部メモリ、１，２は下限アドレス、上
限アドレス設定レジスタ、３は比較回路、４はＭＡ倍信
号５は遅延回路（バス・サイクル延長回路）、６は外部
メモリのチップイネーブル端子、７はサイクル数設定レ
ジスタ、８は出力信号である。
Claims (1)
- （１）低速メモリを配置した領域の下限アドレス及び上
限アドレス、及びバス・サイクルを延ばすサイクル数を
それぞれ命令によって設定するための３つのレジスタと
、 バス・サイクルを実行する毎にアクセスしたアドレスと
上記下限、上限アドレスとを比較する比較回路と、 該比較回路によって低速メモリがアクセスされたことを
検知したとき上記サイクル数を指定するレジスタに設定
されたサイクル数だけバス・サイクルを延長するバス・
サイクル延長回路とを備えたことを特徴とするマイクロ
コンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13819388A JPH01306939A (ja) | 1988-06-03 | 1988-06-03 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13819388A JPH01306939A (ja) | 1988-06-03 | 1988-06-03 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01306939A true JPH01306939A (ja) | 1989-12-11 |
Family
ID=15216254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13819388A Pending JPH01306939A (ja) | 1988-06-03 | 1988-06-03 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01306939A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05313999A (ja) * | 1992-05-12 | 1993-11-26 | Nec Corp | メモリ制御装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61118850A (ja) * | 1984-11-15 | 1986-06-06 | Nec Corp | マイクロプロセツサ |
-
1988
- 1988-06-03 JP JP13819388A patent/JPH01306939A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61118850A (ja) * | 1984-11-15 | 1986-06-06 | Nec Corp | マイクロプロセツサ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05313999A (ja) * | 1992-05-12 | 1993-11-26 | Nec Corp | メモリ制御装置 |
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