JPS626360A

JPS626360A - メモリ制御回路

Info

Publication number: JPS626360A
Application number: JP14480085A
Authority: JP
Inventors: Norio Tanaka; 紀夫田中; Susumu Onodera; 進小野寺; Takashi Tsunehiro; 隆司常広; Kazumi Kubota; 窪田　一実; Atsushi Masuko; 淳益子
Original assignee: Hitachi Ltd; Hitachi Video Engineering Co Ltd
Current assignee: Hitachi Image Information Systems Inc; Hitachi Ltd
Priority date: 1985-07-03
Filing date: 1985-07-03
Publication date: 1987-01-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、パーソナルコンピュータ等に用いられるＣＰ
Ｕシステム（例えば、６８０００系システム）に係り、
特に、メモリ装置に出力されるメモリ制御信号を作成す
るためのメモリ制御回路に関するものである。

〔発明の背景〕

演算処理装置（例えば、ＣＰＵ６８０００　）のみによ
ってアクセスされるメモリ装置に対し、そのメモリ制御
回路としては、例えば、「マイコンビ、　−ＩＩ　１９
８４　ＮＯ１２Ｊ　ＭＣｄ８０００−／ス、Ｆ−Ａ　ノ
ｆｆ作（特にＰＰ５２〜５４）、ＣＱ出版に記載されて
いる様な回路が従来考えられていた。

第７図は、そのメモリ制御回路を示すブロック図である
。

第７図において、１は演算処理装置（例えば、ＣＰＵ６
８０００、以下、ＣＰＵと略記する）、２はメモリ（Ｄ
ＲＡＭ、すなわちＤｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃ
ｃｅｓｓ　Ｍｅｍｏｒｙ＋　）、３はプルアップされた
データストロープ信号（実際はＵＤＳとＬＤＳの２つの
信号であるが、まとめてＤＳとする。以下、ＤＳ信号と
略記することもある。）、４はＣＰＵ１を動作させるた
めのクロック信号、５はデータバスである。６はメモリ
２のアクセス時に外部回路（図示せず）から出力される
メモリアクセス信号（メモリ読み書き信号）で、具体的
には、ＣＰＵ１から掛方される様々な信号（例えば、ア
ドレス信号など）によって作り出される調信号（ロウ・
アドレス・ストローブ信号）を、遅延して作り出される
。又、７はゲート回路、８は多数のメモリを接続可能に
するバッファである。９はメモリ２に入力され、ＣＰＵ
１によるメモリ２へのライト時にはメモリ２のデータ取
り込み信号となり、ＣＰＵ１によるメモリ２からのリー
ド時にはメモリ２のデータ取り出し信号となるメモリ制
御信号で、具体的にはＣＡｓ信号（カラム・アドレス・
ストローブ信号）を指している。又、１００はプルアッ
プ用抵抗である。

以上の構成における動作の概略は、即ち、Ｇ仙がメモリ
２にアクセスをする際、メモリ制御回路（ゲート回路７
及びバッファ８から成る）が、外部回路から出力される
メモリアクセス信号６と、ＣＰＵ１から出力されるＤＳ
Ｓ信号とから、メモリ２の仕様に合りたメモリ制御信号
９を作り出し、そのメモリ制御信号９によってメモリ２
のデータの読み出し及び書き込みを制御するようになり
ている。

上記したような構成において、ＣＰＵ１によるリード時
、及びライト時の要部信号のタイミングチャートをそれ
ぞれ第８図、及び第９図に示す。

これら図に８いて、クロック信号４に記したＳ０〜Ｓ、
は、ＣＰＵ１のリードサイクル又はライトサイクルのス
テートを示すものである。又、各要部信号は七のときが
、アクティブ（論理的に真）であり、これは以下で示す
他のタイミングチャートにおいても特にことわりがない
限りは同様とする。

さて、メモリ２からＣＰＵ１がデータを取り出したいと
いう時、先ずそのリードサイクルは第８図に示す様にク
ロック信号４の８０で開始される。

ＣＰＵ１は、入力されるクロック信号４をカウントし、
Ｓ２のとき、度信号３を「Ｌ」にする。この後、Ｓ４に
おいて外部回路から出力されているメモリアクセス信号
６が「Ｌ」となるので、ゲート回路７及びバッファ８を
介して出力されるメモリ制御信号９がアクティブになる
。こうしてメモリ２に入力されているメモリ制御信号９
がアクティブになると、所定時間経過後メモリ２より読
み出しデータがデータバス５上に出力される（第８図に
おいては図示せず）。その出力されたデータをＣＰＵ１
が８６の立下り時に読み込み、読み終った時点で■信号
３を−に戻す。それをきっかけとして、メモリ制御信号
も−となる。

この様にリード時においては、メモリ制御信号９をアク
ティブにするタイミングはメモリアクセス信号６に依存
している。

次に、メモリ２へＣＰＵ１がデータを書き込みたいとい
う時の動作である。このライトサイクルにおける動作も
第９図に示す様にクロック信号４の８０で開始される。

先ず、Ｓ、において外部回路から出力されるメモリアク
セス信号３がアクティブになる。次に、ＣＰＵ１は、Ｓ
、のとき、ＣＰＵ１の出力するデータが確定したことを
知らせるために、データストロープ信号３をアクティブ
にする。即ち、データストロープ信号３がアクティブに
なる瞬間（「均から「Ｌ」に変化する時）には、データ
バス５上に、ＣＰＶｌから出力されたデータが確定した
状態で存在している。さて、その様なデータストロープ
信号３がアクティブになった直後に、メモリ２に入力さ
れるメモリ制御信号９はアクティブになる。メモリ２は
このメモリ制御信号９のアクティブになる瞬間にデータ
バス５上のデータを取り込む為、正しく確定したデータ
がメモリ２に曹き込まれることになる。

以上の様にライト時に２いては、リード時と異なり、メ
モリ制御信号９をアクティブにするタイミングはデータ
ストロープ信号３に依存している。即ち、データストロ
ープ信号３というは、ライト時にくらベリード時のが、
アクティブになるタイミングが速くなっているのである
。

さて、次に、この様な第７図に示す構成に、新たにダイ
レクト・メモリ・アクセス・コントローラ（Ｄｉｒｅｃ
ｔ　Ｍｅｍｏｒｙ　Ａｃｃｅｓｓ　Ｃｏｎｔｒｏｌｌｅ
ｒ　ｒ以下、ＤＭＡＣと略記する）を設けた場合につい
て考えて見る。

第１０図は、その場合の構成を示すブロック図である。

第１０図において、第７図と同一部分は同一符号を付し
てあり、その他、１０はＤＭＡＣ（例えば、ＨＤ６８４
５０　）、１１はＤＭＡＣ１０へ入出力されるデータと
ＤＭＡＣ１０から出力されるアドレスとのマルチプレク
スされた信号、１２は信号１１をデータバス５に接続す
るために必要となるスリーステートのバッファ回路（例
えば、ＬＳ２４５　）である。

この様に鳳Ｃ１０を新たに設けることにより、メモリ２
（内部メモリ）と周辺装置（例えば、フロッピーディス
ク装置などの外部メモリ）との間、或いは、メモリ２と
他の内部メモリとの間において、データ伝送なＣＰＵ１
の介在なしに高速に、しかも大量に行うことができる。

例えば、第１０図において、データバス５にバッファ（
図示せず）を介して接続される周辺装置（図示せず）と
メモリ２との間でデータ伝送を行う場合は、ＤｍＣｌｏ
が、アドレスを信号１１として出力し、バッファ回路１
２．データバス５を介してメモリ２のアドレス指定を行
い、データをメモリ２から周辺装置へ或いは周辺装置か
らメモリ２ヘデータバス５を介して直接転送させる。

また、データバス５に接続される他の内部メモリ（図示
せず）とメモリ２と、の間でデータ伝送を行う場合は、
ＩＮＡＣｌ　０が、両メモリを直接アクセスし、先ず、
データを例えば他の内部メモリから読み出して、データ
バス５．バッファ回路１２を介して信号１１としてＤＭ
ＡＣ１０内に一部取り込み、そして、取り込んだデータ
を今度は信号１１として取り出して、バッファ回路１２
．データバス５を介してメモリ２に書き込むことにより
行う。

以上の様なデータ伝送は、ＣＰＵ１によっても行うこと
はできるが、ＤＭＡＣ１ｏによって行った方のがより高
速に処理することができるのである。

さて、以上説明した様に、　ｒＭＭ：：１０によって行
われるデータ伝送には、２つの場合があるわけであるが
、従来においては、そのうちのメモリ２、と他の内部メ
モリとの間（即ち、内部メモリ間）でデータ伝送を行う
場合において、特にその中でも、α晶、Ｃ１０による内
部メモリへのライト時（即ち、ＤＭＡＣ１０が一部取り
込んだデータを取り出して、バッファ回路１２．データ
バス５を介してメモリ２に書き込む場合）において、次
の様な問題があった。

即ち、ＤＭＡＣ１０によるメモリ２へのライト時におい
て、前述した様にライト時におけるメモリ制御信号９を
アクティブにするタイミングはデータストロープ信号３
に依存しており、しかも、そのデータストロープ信号５
（ＤＭｋＣｌｏから出力される）のアクティブとなるタ
イミングと、１試１０から出力されるデータの確定する
タイミングとの時間間隔は、ＤＭＡＣ１０のライト時に
おける規格（或いは仕様）から、その最小値は０である
ので、データがまだ正しく確定していないにもかかわら
ず、メモリ２がそのデータを書き込んでしまうといった
問題があった。

以下、そのことについて詳細に説明する。

一般に、Ｄｌｌｉｌｏｌ　０の仕様によって、ＤＭＡＣ
１ｏから出力されるデータが確定するタイミングと、Ｄ
ＭＡＣ１Ｇから出力されるデータストロープ信号３がア
クティブになるタイミングとはほぼ同時である。即ち、
ＤＢＪＡＣｌ　０から確定したデータが出力した瞬間、
同じりＤＭＡＣ１０からはアクティブとなったデータス
トロープ信号５が出力される。

第１１図は、ＤＭＡＣ１０によるメモリ２へのライト時
における各要部信号のタイミングチャートである。

第１１図において、クロック信号４に記したＳ０〜Ｓ、
はＤＭＡＣ１０のライトサイクルのステータスを示す。

一方、第１１図に示す様に、メモリアクセス信号６はＳ
、においてアクティブになっているので、Ｓ、において
データストロープ信号３がアクティブになると、それに
よりメモリ制御１５号９もアクティブになる。この際、
ゲート回路７及びバッファ８における遅延によって、メ
モリ制御信号９のアクティブになるタイミングは、デー
タストロープ信号５のアクティブになるタイミングより
幾分遅延を生じる。

又、ＩＩ！１Ｍｃ１０によるライト時において、鳳Ｃ１
゜から出力されたデータについても、同様のことが言え
る。即ち、ＩＭＡＣｌｏから出力されたデータも、バッ
ファ回路１２を通りメモリ２へ伝わるまでの間に遅延を
生じる。

そこで、前者の遅延に比べ後者の遅延の方のが遅延時間
が長〜・とすると、前述の如＜　ＴＭｋＣｌ。

から出力した時には、データの確定するタイミングと、
データストロープ信号３のアクティブとなるタイぐング
とは同時であったにもかかわらず、メモリ２に到達した
ときには、データの確定するタイミングは、メモリ制御
信号９のアクティブになるタイミングよりも遅れること
になる。即ち、この様な場合は、メモリ２のデータバス
５にデータがまだ正しく確定してない状態で、メそす制
御信号９がアクティブとなるので、メモリ２は不確定な
データを取り込んでしまうという危険性があった。

この問題の解決策として、皿Ｃ１０とメモリ２のデータ
バス間にあるバッファ回路１２の遅延を小さくするため
に、（１）ゲート回路１２０機種を他の機種に変更する
（例えば、ＬＳ２４５からゲート遅延の速いＡＬＳ２４
５に変更する）方法がある。また、１釦１０のライト時
において、メモリ２へ確定したデータが現われるまでメ
モリ制御信号９のアクティブタイミングを遅らせるため
に、（２）２つの信号３と９の間にゲート数を増やした
り、又はコンデンサと抵抗を接続したりする方法、（３
）メモリアクセス信号６のアクティブタイミングを遅ら
せて、　ＣＰＵ１とＤＭＡ（ｊＯのリード時だけでなく
　ＣＰＵ１とＤＭＡＣ１０のライト時にもメモリ制御信
号９のアクティブタイミングを決定するようにする方法
等が考えられる。しかし、これらのうち、（１）の場合
は、コストの増大が問題となり、（２）の場合、前者は
ＩＣの遅延時間のばらつきが問題であり、また後者は抵
抗とコンデンサの値の調整が必要となり、少量生産の試
作段階ではよいが、量産時には手間がかかるという欠点
がアル。また、（３）ノ場合は、ＣＰＵ１　及ヒＤＭＡ
Ｃ１０のリード時においてもメモリ制御信号９のアクテ
ィブタイミングが遅れるためメモリ２から出力されるデ
ータも遅れ、そのため、リードサイクルにウェイトを挿
入する必要が生じ、ＣＰＵ１及びＩｍｃｌｏの処理速度
を低下することになる。以上の事から、上記した（１）
〜（３νの方法は、あまり有効な解決策とはいえな（・
。

〔発明の目的〕

本発明の目的は、上記した従来技術の問題点を解決し、
Ｃ’ＰＵ及び鳳Ｃの処理速度を低下させることなく　、
ＤＭＡＣによるメモリへのライト時にお℃）で−堂にＴ
Ｔ：ｌ−＜４１．す・デークルメキＩＩ　Ｖ取り込ませ
ることができるメモリ制御回路を提供することにある。

〔発明の概要〕

本発明では、上記した目的を達成する為に、メモリ制御
回路において、データバス上のｆ　−タの有効性を示す
ときにＣＰＵ又はふ仏Ｃから出力されるデータストロー
プ信号とメモリ装置のアクセス時に出力されるメモリ読
み書き信号とを入力されて、前記メモリ装置へ向けて出
力するメモリ制御信号を作成するに際し、前記ＤＭＡＣ
によるメモリ装置へのライト時には、入力された前記デ
ータストロープ信号またはメモリ読み書き信号を遅延さ
せて用いることＫより、メモリ装置へ向けて出力される
前記メモリ制御信号の発生タイミングを、ＤＭＡＣによ
るライト時と、それ以外の時とでは異ならせるようにし
たものである。

〔発明の実施例〕

以下、本発明を実施例をもとに詳細に説明する。

第１図は本発明の一実施例を示すブロック図である。

第１図において、第１０図と同一部分は同一符号を付し
てあり、その他、１３はデータストロープ信号３をＤＭ
ＡＣ１０のライト時とそれ以外時とで切り換える切り換
え回路、１４はエツジトリガ型７リツプ・フロップ、１
５はＣＰＵ１及びハ仏ｃ１　ｏのライト信号（Ｒ／Ｗ　
）でスリーステートのためプルアップにしである。１６
は鳳モード時にＤＭＡＣ１０によりてアクティブとされ
る信号（ＯＷＮ　）　、　１７はクロック信号４を反転
するインバータである。

１Ｂは切り換え回路１３の切り換えを制御する切り換え
制御信号であり、ｌｍＣ１０のライト時にはアクティブ
（ＩＨＩ）となって、切り換え回路１３に入力したデー
タストロープ信号６を後述の信号２０として出力させ、
それ以外の時にはインアクティブ（ｒＬＪ　）となって
、データストロープ信号３を後述の信号２１として出力
させる。１９は切り換え信号１８を生成するためのゲー
ト回路、２０は切り換え回路１３の１出力信号で、Ｉｍ
ｃｌｏのライト時にデータストロープ信号３が現われ、
その時以外は「均となる。２１は同じく切り換え回路１
３の１出力信号で、ＤＭＡＣ１０のライト時以外の時に
データストロープ信号３が現われ、ＤＭＡＣ１０のライ
ト時は「Ｈ」となる。２２は信号２０を反転するインバ
ータ、２３は信号２０がインアクティブ時（ｒＩ（Ｊ）
にフリップ・フロップ１４の出力をクリアにするクリア
信号、２４はフリップ・フロップ１４の出力信号、２５
は信号２１と信号２４との論理和をとるゲート回路、２
６はゲート回路２５の出力信号、１０１は抵抗１００と
同様にプルアップ用抵抗である。

本実施例における特徴は、切り換え回路１３によって鳳
Ｃ１０のライト時とそれ以外の時とで、データストロー
プ信号１３を切り換えて出力し、鳳Ｃ１０のライト時に
おい【は、データストロープ信号３のアクティブとなる
タイミングを７リツプ・フロップ１４を使用してメモリ
２に有効なデータが現れるまで遅らせ、その遅延信号を
メモリ２のデータ取り込みのためのメモリ制御信号９と
することにより、メモリ２に対し常に正しく確定したデ
ータを取り込、ませ、又、ｒＭｋｃｌｏのライト時以外
の時には、データストロープ信号３をそのままメモリ制
御信号９としてメモリ２に入力するものである。

では、本実施例の動作について、第２図乃至第４図を用
いて説明する。

第２図はＴＭＡｃｌ　０のライト時における要部信号の
タイミングチャートである。

第２図において、クロック信号４に記したＳ０〜Ｓ、は
ＤＭＡＣ１０のライトサイクル時のステートを示す。

第２図に示す様に、鳳モードを示す信号１６がアクティ
ブ「Ｌ」、続いて１釦１０からライト状態を示すライト
信号１５が「Ｌ」となると、ゲート回路１９から出力さ
れる切り換え制御信号１８が鵠となり、切り換え回路１
３は信号２０を選択して、データストロープ信号６を信
号２０として出力する。一方、切り換え回路１３により
非選択となりている信号２１は「Ｈ」の状態が続く。こ
の時、データストロープ信号３はまだインアクティブ鳴
の状態なので、信号２０もインアクティブ「Ｈ」の状態
であり、その為、その反転であるクリア信号２３はアク
ティブ「Ｌ」の状態である。この様に、フリップ・７０
ツブ１４に入力されるクリア信号２３がアクティブ「Ｌ
」の状態であるので、出力信号２４は「Ｈ」の状態、即
ち、クリア状態である。

こうして、信号２１と信号２４とが共に「Ｈ」の状態な
ので、信号２６は「Ｈ」の状態であり、従ってこれによ
りゲート回路７から出力されるメモリ制御信号９はイン
アクティブ「Ｈ」の状態である。

以上の状態で、次にデータストロープ信号３がアクティ
ブ「Ｌ」になると、信号２０も「Ｌ」となり、フリップ
・フロップのクリア信号２３は「Ｈ」となるので、次の
クロック信号４の立ち下り（Ｓ、の立ち下り）でフリッ
プ・フロップ１４の出力信号２４は「Ｌ」となる。これ
により、信号２６も「Ｌ」となり、又、メモリアクセス
信号６もすでに「Ｌ」であるので、メモリ制御信号９は
アクティブ「Ｌ」に変わる。結局、信号２４が「Ｌ」に
なるタイミングでメモリ２のデータ取り込みのためのメ
モリ制御信号９をアクティブ「Ｌ」にする。

以上の様に、メモリ２に直結のデータノ（ス５上に正し
く確定したデータが現われて、十分経てからメモリ制御
信号９がアクティブになるため、メモリ２が不確定なデ
ータを取り込む可能性はない。

ところで、ＣＰＵ１のライト時においても、同様にフリ
ップ・フロップ１４を使用してデータストロープ信号３
を遅らせたりすると、メモリ制御信号９のアクティブ期
間が短くなりて、メモリ２のライト時の仕様を十分に満
たさなくなり、また、それを解消するために、ＣＰＵ１
のライトサイクルにウェイトを挿入してメモリ制御信号
９のアクティブ期間をメモリ仕様に合わせるようにする
と、ウェイトの挿入分、ＣＰＵ１の処理速度の低下とな
るので、本実施例では、ＣＰＵ１のライト時は従来通り
データストロープ信号３を遅らさぬようにしである。

第５図はＣＰＵ１のライト時における要部信号のタイミ
ングチャートである。

第５図に示す様に、ＣＰＵ１のライト時は、ＤＭＡモー
ドを示す信号１６がｒＨＪであるので、ゲート回路１９
から出力される切り換え制御信号１８は「Ｌ」となり、
従って、今度は切り換え回路１３が信号２１を選択して
、データストロープ信号３を信号２１として出力する。

一方、非選択となる信号２０は「Ｈ」の状態が続き、こ
れによりフリップ・フロップ１４のクリア信号２３はア
クティブ「Ｌ」であるので、信号２４は「Ｈ」のままで
ある。この状態でデータストロープ信号３がアクティブ
「Ｌ」になると、信号２１も「Ｌ」、信号２６が「Ｌ」
となり、信号６がすでに「Ｌ」となっているため、メモ
リ制御信号９がアクティブとなる。

さて、次に、ＣＰＵ１又は堕勘、ｃ１０のリード時にお
ける動作についてである。

ＣＰＵ１又は皿Ｃ１０のリード時においては、第１図に
示すライト信号１５がインアクティブ「Ｈ」であるため
、切り換え制御信号１８は「Ｌ」となり、切り換え回路
１５はデータストロープ信号３を信号２１として出力す
る。

第４図は、ＣＰＵ１又は鳳Ｃ１０のリード時における要
部信号のタイミングチャートである。

リード時におけるデータストロープ信号３は、ＣＰＵ１
から出力される場合でも、ＩｆｌｉｌｌＡＣｌ　０から
出力される場合でも、ＣＰＵ１又はＤＭＡＣ１０の性質
により、はぼ同じタイミングでアクティブとなる。

又、リード時におけるデータストロープ信号３のアクテ
ィブになるタイミングは、第４図と第２図又は第５図と
比べてみればわかる様に、ＣＰＵ１又は′ｆｊＭｋｃ１
０のライト時の場合より１クロツク程速（・ため、第４
図に示す様に、リード時においては、第８図に示した場
合と同様、メモリ制御信号９は、メモリアクセス信号６
のアクティブとなるタイミングで、アクティブになり、
これによりメモリ２からはデータが取り出される。した
がって、ＣＰＵＩ及びＤＭＡＣ１０のリードサイクルに
ウェイトを挿入したりする必要がなく、又、ＣＰＵ１又
はＤＭＡＣ２０の処理速度を低下させることもない。

以上説明した様に、本実施例では、ＣＰＵ１及びＨＭＡ
Ｃｌ　０の処理速度を低下させることなく、メモリ２が
データの書き込み・読み出しを常に正しく行えるように
、ＣＰＵ１及びＤＭＡＣ１０のメモリ２のアクセス時に
メモリ制御信号９に対する制御を行なうものである。

また、従来例で記述したように、信号３と９の間に、遅
延を見込んだゲート回路を設けたり、又はコンデンサと
抵抗を接続したりする方法に比べ、本実施例は、はるか
に確実で調整の手間も不要である。また、本実施例にお
ける部品数の増加はＬＳＩ化により問題にはならない。

さて、ここで第１図の切り換え回路１３の具体的な回路
例を第５図に示してお（。

第５図に示す切り換え回路１５では、切り換え制御信号
１８が「Ｈ」の時、信号２０は、データストロープ信号
３が「Ｈ」ならｒＨ，であり、「Ｌ」なら「Ｌ」である
。すなわち、信号２０はデータストロープ信号３と等し
い。一方、信号２１は「Ｈ」となる。

また、切り換え制御信号１８が「Ｌ」の時、信号２０は
「Ｈ」となる。一方、信号２１はデータストロープ信号
３が「均ならｒＨ」であり、「Ｌｌなら「Ｌ」である。

すなわち、信号２１はデータストロープ信号３と等しい
。

次に、本発明の他の実施例について述べる。

第６図は本発明の他の実施例を示すブロック図である。

本実施例を第１図に示した前実施例と比較してみる。前
実施例では、第１図に示したように、データストロープ
信号３を１釦１０のライト時とそれ以外の時とで切り換
え、ＤＭＡＣ１０のライト時に、データストロープ信号
３のアクティブタイミングを遅らせて、メモリ２に対し
常に有効なデータを取り込ませるものであった。それに
対し、本実施例では、データストロープ信号３０代わり
にメモリアクセス信号６を用い、メモリアクセス信号６
をバー、Ｃ１ｏのライト時とそれ以外の時とで切り換え
、ＤＭＡＣ１０のライト時に、メモリアクセス信号６の
アクティブタイミングを遅らせて、メモリ２に対し常に
有効なデータな取り込ませるものである。

〔発明の効果〕

本発明によれば、　ＣＰＵ又は１仇Ｃのリードサイクル
及びＣＰＵのライトサイクルにウェイトを挿入する必要
がないので、ＣＰＵ及びＩｍＣの処理速度を低下させる
ことがなく、又、α晶、Ｃのライト時においていつでも
メモリに対して確定したデータを取り込ませることがで
きるので、信頼性を高めるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
本発明を実施したときのＤＭＡＣのライト時における要
部信号のタイミングチャート、第５図は同じ＜　ＣＰＵ
のライト時における要部信号のタイミングチャート、第
４図は同じ＜　ＣＰＵ２は皿Ｃのリード時における要部
信号のタイミングチャート、第５図は第１図の切り換え
回路の具体的な回路例を示す回路図、第６図は本発明の
他の実施例を示すブロック図、第７図は従来におけるメ
モリ制御回路を示すブロック図、第８図及び第９図はそ
れぞれ第７図における要部信号のタイミングチャート、
第１０図は従来におけるＣＰＵと１釦が存在する場合の
メモリ制御回路を示すブロック図、第１１図は第１０図
における要部信号のタイミングチャート、である。１・・・ＣＰＵ、　　　　　　　２・・・メモリ、３・
・・データストロープ信号、６・・・メモリアクセス信号、９・・・メモリ制御信号
、１０・・・ＤＭＡＣ、１ｓ・・・切り換え回路、１４
・・・エツジトリガ型フリップ・７０ツブ。第　２０第　３区５　　　　　　　　　　　　　　定第４困第６　膿第　７　口躬８図第９　図

Claims

【特許請求の範囲】

１）データバスを介して演算処理装置（以下、ＣＰＵと
称す）とダイレクト・メモリ・アクセス・コントローラ
（以下、ＤＭＡＣと称す）へ接続されたメモリ装置のメ
モリ制御回路において、前記データバス上のデータの有
効性を示すときにＣＰＵ又はＤＭＡＣから出力されるデ
ータストロープ信号と前記メモリ装置のアクセス時に出
力されるメモリ読み書き信号とを入力されて、前記メモ
リ装置へ向けて出力するメモリ制御信号を作成するに際
し、前記ＤＭＡＣによるメモリ装置へのライト時には、
入力された前記データストロープ信号またはメモリ読み
書き信号を遅延回路によって遅延させて用いることによ
り、メモリ装置へ向けて出力される前記メモリ制御信号
の発生タイミングを、ＤＭＡＣによるライト時と、それ
以外の時とでは異ならせたことを特徴とするメモリ制御
回路。