JP2003281083A

JP2003281083A - バスコントロール回路

Info

Publication number: JP2003281083A
Application number: JP2002087930A
Authority: JP
Inventors: Hirofumi Fujikawa; 裕文藤川
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2002-03-27
Filing date: 2002-03-27
Publication date: 2003-10-03

Abstract

(57)【要約】【構成】ＣＰＵ１６，バッファ１８および２０は、メ
モリコントローラ１４を介してＳＤＲＡＭ１２にアクセ
スする。メモリコントローラ１４は、アクセス周期が決
まっているバッファ１８および２０によるアクセスを優
先させ、ＣＰＵ１６によるアクセスについては、１回の
アクセス時間を制限する。具体的には、ＣＰＵ１６によ
るアクセス時間をカウンタ４２でカウントして、このカ
ウント値が所定の閾値に達したときに、当該ＣＰＵ１６
によるアクセスを中断する。そして、バッファ１８およ
び２０によるアクセスが終了した後、ＣＰＵ１６による
アクセスを再開させる。【効果】アクセス周期が決まっているバッファ１８お
よび２０によるアクセスを確実に保証することができ、
ひいてはこれらバッファ１８および２０における処理の
破綻を防止することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、バスコントロール回
路に関し、特にたとえばディジタルカメラに適用され、
転送周期が規定されている第１データに対応する第１バ
ス開放要求と転送周期が規定されていない第２データに
対応する第２バス開放要求とを調停し、第１データおよ
び第２データのいずれか一方のためにバスを開放する、
バスコントロール回路に関する。

【０００２】

【従来技術】この種のバスコントロール回路は、たとえ
ばディジタルカメラのメモリコントローラに適用され
る。図７を参照して、ディジタルカメラのバスコントロ
ール回路１においては、図示しないＣＣＤ（Charge Cou
pled Device）センサから出力される画像データを、バ
ッファ２経由で一旦主記憶装置としてのＳＤＲＡＭ（Sy
nchronous Dynamic RAM）３に記憶する。そして、この
記憶した画像データを、別のバッファ４経由で図示しな
い液晶モニタに入力する。さらに、図示しない操作キー
が操作されると、ＣＰＵ５がＳＤＲＡＭ３にアクセスし
ながら当該操作に応じた処理を実行する。このようにバ
ッファ２，バッファ４およびＣＰＵ５という複数の回路
からＳＤＲＡＭ３にアクセスするとき、各々のアクセス
要求（リクエスト）を調停するのにメモリコントローラ
６が設けられる。

【０００３】このような構成のバスコントロール回路１
においては、ＣＣＤセンサから出力される画像データを
周期的に（たとえば１秒間に３０フレームの周期で）Ｓ
ＤＲＡＭ３に取り込む必要がある。また、この取り込ん
だ画像データを周期的に液晶モニタに入力する必要があ
る。したがって、バスコントローラ６は、図８に示すよ
うに、バッファ２からのリクエストを最も優先し、次に
バッファ４からのリクエストを優先する。そして、ＣＰ
Ｕ５から不規則に与えられるリクエストに対しては、バ
ッファ４によるアクセスが終了した後に対処するように
している。

【０００４】

【発明が解決しようとする課題】しかし、従来は、ＣＰ
Ｕ５によるアクセスが終了してからバッファ２およびバ
ッファ４によるアクセスを有効化するようにしていたの
で、たとえば図９に示すようにＣＰＵ５によるアクセス
時間が極端に長い場合に、バッファ２およびバッファ４
によるアクセスのタイミングに遅れが生じ、処理が破綻
するという問題があった。

【０００５】それゆえに、この発明の主たる目的は、処
理の破綻を防止することができる、バスコントロール回
路を提供することである。

【０００６】

【課題を解決するための手段】この発明は、転送周期が
規定されている第１データに対応する第１バス開放要求
と転送周期が規定されていない第２データに対応する第
２バス開放要求とを調停し、第１データおよび第２デー
タのいずれか一方のためにバスを開放するバスコントロ
ール回路において、第２データのためにバスを開放した
期間を測定する測定手段、および測定手段による測定結
果が閾値に達したとき第２データのためのバスの開放を
中断する中断手段を備えることを特徴とする、バスコン
トロール回路である。

【０００７】

【作用】この発明では、第２データのためにバスが開放
されたとき、測定手段が当該バスの開放期間を測定す
る。そして、この測定手段による測定結果が閾値に達し
たとき、中断手段が当該第２データのためのバスの開放
を中断する。したがって、第２データの容量が閾値に相
当する量を上回る場合には、当該第２データの転送は中
断される。そして、転送周期が規定されている第１デー
タのためにバスが開放される。

【０００８】この発明のある実施例では、第１データの
ためにバスが開放されているか否かを判断する判断手
段、および判断手段による判断結果に応じて第２データ
のためのバスの開放を再開する再開手段をさらに備え
る。このようにすれば、途中で転送が中断された第２デ
ータについても、その全部を確実に転送することができ
る。

【０００９】なお、閾値は、第１データの転送周期から
第１データを転送するのに要する期間を差し引いた値よ
りも小さい値とするのが望ましい。このように閾値を定
めることで、第１データの転送周期を確実に保証するこ
とができる。

【００１０】第１データは、フレームレートが規定され
た画像データとすることができる。

【００１１】

【発明の効果】この発明によれば、転送周期が規定され
ていない第２データの容量が閾値に相当する量を上回る
場合には、当該第２データの転送が中断され、転送周期
が規定されている第１データのためにバスが開放され
る。したがって、第１データを規定通りの周期で転送さ
せることができ、ひいては処理の破綻を防止することが
できる。

【００１２】この発明の上述の目的，その他の目的，特
徴および利点は、図面を参照して行う以下の実施例の詳
細な説明から一層明らかとなろう。

【００１３】

【実施例】図１を参照して、この実施例のバスコントロ
ール回路１０は、ディジタルカメラに適用されるもの
で、主記憶装置としてのＳＤＲＡＭ１２，メモリコント
ローラ１４，メモリコントローラ１４を介してＳＤＲＡ
Ｍ１２にアクセスするＣＰＵ１６，同様にメモリコント
ローラ１４を介してＳＤＲＡＭ１２にアクセスする２つ
のバッファ１８および２０を有している。このうちメモ
リコントローラ１４，ＣＰＵ１６，２つのバッファ１８
および２０は、ＡＳＩＣ（Application Specified IC）
２２によって一体に構成されている。そして、一方のバ
ッファ１８には、図示しないＣＣＤセンサによって撮影
された被写体の画像データが入力され、他方のバッファ
２０には、図示しないビデオエンコーダを介して図示し
ないモニタが接続されている。

【００１４】ＳＤＲＡＭ１２とメモリコントローラ１４
とは、コントロールバス１００，アドレスバス１０２お
よびデータバス１０４を介して互いに接続されている。
そして、メモリコントローラ１４は、ＣＰＵ１６，バッ
ファ１８およびバッファ２０からのアクセス要求（リク
エスト）に対して、各バス１００〜１０４の使用を次の
ように調停する。

【００１５】すなわち、図２を参照して、メモリコント
ローラ１４は、バッファ１８からのアクセスを最も優先
し、当該バッファ１８に蓄えられた１フィールド分の画
像データを周期Ｔ（＝１／６０[秒]）でＳＤＲＡＭ１２
に転送する。そして、メモリコントローラ１４は、バッ
ファ２０からのリクエストを２番目に優先し、バッファ
１８からＳＤＲＡＭ１２に転送した画像データを周期Ｔ
で当該バッファ２０に転送する。なお、ＣＰＵ１６は、
図示しない操作キーが操作されたときにＳＤＲＡＭ１２
にリクエストを行うものである。メモリコントローラ１
４は、バッファ２０によるアクセスが終了した後にＣＰ
Ｕ１６からのリクエストに対処すべく、当該ＣＰＵ１６
によるアクセスを有効化する。

【００１６】このとき、メモリコントローラ１４は、Ｃ
ＰＵ１６によるアクセスを有効化した時間、換言すれば
ＣＰＵ１６のために各バス１００〜１０４を開放した時
間をカウントする。そして、このカウントした時間が有
る閾値Ｔcに達した時点で未だＣＰＵ１６によるアクセ
スが継続している場合には、当該ＣＰＵ１６によるアク
セスを一旦中断する。そして、上述の優先順位に従って
バッファ１８およびバッファ２０によるアクセスを順次
有効化すべく、バッファ１８およびバッファ２０のため
に各バス１００〜１０４を開放する。そして、バッファ
２０によるアクセスが終了した後、改めてＣＰＵ１６に
よるアクセスを再開すべく、ＣＰＵ１６のためにバス１
００〜１０４を開放する。なお、閾値Ｔcは、バッファ
１８およびバッファ２０によるアクセス周期Ｔから、こ
れらバッファ１８およびバッファ２０の各々が実際にＳ
ＤＲＡＭ１２にアクセスするのに要する時間（アクセス
実効時間）ＴaおよびＴb、を差し引いた値（Ｔ−（Ｔa
＋Ｔb））よりも小さい値に設定する。

【００１７】このようにＣＰＵ１６によるアクセス時間
が閾値Ｔcよりも長い場合には、当該ＣＰＵ１６による
アクセスを一旦中断して、バッファ１８およびバッファ
２０によるアクセスを優先させることで、これらバッフ
ァ１８およびバッファ２０による周期Ｔ内のアクセスを
保証している。そして、これらバッファ１８およびバッ
ファ２０によるアクセスが終了した後、改めてＣＰＵ１
６によるアクセスを再開させることで、当該ＣＰＵ１６
による正常なアクセスをも保証している。

【００１８】このメモリコントローラ１４の一連の動作
についてさらに詳しく説明すると、図１に戻って、当該
メモリコントローラ１４は、優先順位決定回路２４，リ
クエスト信号生成回路２６，３つのセレクタ２８，３０
および３２，コントロール信号生成回路３４，コマンド
生成回路３６，アドレスコンバータ３８，レディ信号生
成回路４０およびカウンタ４２を含んでいる。

【００１９】このうちの優先順位決定回路２４には、リ
クエスト信号生成回路２６，バッファ１８およびバッフ
ァ２０の各々からリクエスト（Request）信号が入力さ
れる。なお、リクエスト信号生成回路２６は、ＣＰＵ１
６から与えられるコントロール（Control）信号（後述
する選択（SEL）信号，読み書き制御（W/R）信号および
転送状態（TRANS）信号を含む信号）およびカウンタ４
２から与えられるリセット信号に基づいて当該ＣＰＵ１
６用のリクエスト信号を生成する。さらに、優先順位決
定回路２４には、コマンド生成回路３６から後述するア
クセス終了（Access End）信号も入力される。そして、
優先順位決定回路２４は、これらリクエスト信号および
アクセス終了信号から、ＣＰＵ１６，バッファ１８およ
びバッファ２０のいずれのアクセスを有効化するのかを
指示するためのアクノリッジ（Acknowledge）信号を生
成し、生成したアクノリッジ信号をセレクタ２８〜３
２，アドレスコンバータ３８，レディ信号生成回路４０
およびカウンタ４２に供給する。

【００２０】セレクタ２８には、ＣＰＵ１６，バッファ
１８およびバッファ２０の各々からコントロール信号が
入力される。なお、ＣＰＵ１６のコントロール信号は、
コントロール信号生成回路３４経由でセレクタ２８に入
力される。セレクタ２８は、これらのコントロール信号
のいずれか１つを上述のアクノリッジ信号に従って選択
し（詳しくは、ＣＰＵ１６，バッファ１８およびバッフ
ァ２０のうちアクセスを有効化するもののコントロール
信号を選択し）、選択したコントロール信号をコマンド
生成回路３６に入力する。

【００２１】コマンド生成回路３６は、入力されたコン
トロール信号およびカウンタ４２から与えられるリセッ
ト信号に従って、ＳＤＲＡＭ１２を制御するためのメモ
リコントロール信号を生成し、生成したメモリコントロ
ール信号を、コントロールバス１００を介してＳＤＲＡ
Ｍ１２に入力する。なお、メモリコントロール信号に
は、後述するコマンド（Command）信号や行アドレス・
ストローブ（ＲＡＳ）信号，および列アドレス・ストロ
ーブ（ＣＡＳ）信号などが含まれる。このうち、行アド
レス・ストローブ信号および列アドレス・ストローブ信
号は、アドレスコンバータ３８にも供給される。さら
に、コマンド生成回路３６は、ＣＰＵ１６，バッファ１
８またはバッファ２０によるＳＤＲＡＭ１２へのアクセ
スが終了したとき（具体的には、ＳＤＲＡＭ１２との間
で転送すべきデータを転送し終えたとき）、上述のアク
セス終了信号を生成する。

【００２２】別のセレクタ３０には、ＣＰＵ１６，バッ
ファ１８およびバッファ２０の各々からアドレス（Addr
ess）信号が入力される。セレクタ３０は、これらのア
ドレス信号のいずれか１つをアクノリッジ信号に従って
選択し、選択したアドレス信号をアドレスコンバータ３
８に入力する。

【００２３】アドレスコンバータ３８は、上述したアク
ノリッジ信号，行アドレス・ストローブ信号および列ア
ドレス・ストローブ信号に従って、セレクタ３０から入
力されるアドレス信号を行アドレス信号および列アドレ
ス信号に変換する。そして、変換した行アドレス信号お
よび列アドレス信号を、アドレスバス１０２を介してＳ
ＤＲＡＭ１２に入力する。

【００２４】さらに別のセレクタ３２には、ＣＰＵ１
６，バッファ１８およびバッファ２０の各々との間でデ
ータ（Data）を転送させるための転送ラインが接続され
ている。セレクタ３２は、これらの転送ラインのいずれ
か１つをアクノリッジ信号に従って選択し、選択した転
送ラインをデータバス１０４に接続する。

【００２５】レディ信号生成回路４０は、ＣＰＵ１６か
ら与えられるコントロール信号，優先順位決定回路２４
から与えられるアクノリッジ信号およびカウンタから与
えられるリセット信号に基づいて、レディ（Ready）信
号を生成し、生成したレディ信号をＣＰＵ１６に供給す
る。このレディ信号は、“Ｈ”レベルまたは“Ｌ”レベ
ルを示す２値の信号であり、当該レディ信号のレベルが
“Ｈ”レベルのとき、ＣＰＵ１６の動作が能動化され
る。一方、レディ信号のレベルが“Ｌ”レベルのとき、
ＣＰＵ１６の動作は不能化される。

【００２６】カウンタ４２は、ＣＰＵ１６によるＳＤＲ
ＡＭ１２へのアクセスを有効とするアクノリッジ信号が
供給されたときに（厳密には、当該アクノリッジ信号が
供給されてから後述するバスクロック（CLK）信号の２
クロック分だけ時間が経過したときに）、時間をカウン
トし始める。そして、このカウント値が上述した閾値Ｔ
cに達すると、当該カウント動作を終了して、上述のリ
セット信号を出力する。

【００２７】このように構成されたメモリコントローラ
１４において、たとえば今、図３に示す時点ｔ1でＣＰ
Ｕ１６からＳＤＲＡＭ１２に対してデータを書き込む旨
のアクセス要求が成されたとする。すなわち、図３
（ａ）のバスクロック信号に同期して、コントロール信
号に含まれる図３（ｂ）の選択信号が“Ｌ”レベルから
“Ｈ”レベルになるとともに、図３（ｃ）の読み書き制
御信号がデフォルトの“Ｌ”レベル（“Ｌ”レベルはデ
ータの読み出しを表す。）からデータの書き込みを表す
“Ｈ”レベルになったとする。そして、バスクロック信
号の次のサイクルで、図３（ｄ）の転送状態信号が、Ｃ
ＰＵ１６がコマンド待ち状態であることを表す“IDLE”
から、最初の１サイクル分のデータをバースト転送する
旨を表す“NONSEQ（NO）”に遷移したとする。なお、こ
のとき、ＣＰＵ１６のアドレス信号は図３（ｅ）に示す
ように最初のアドレス“A0”を指示し、データ信号は図
３（ｆ）に示すように当該アドレス“A0”に対応する最
初のデータ“D0”を指示する。さらに、バスクロック信
号の次のサイクルで、図３（ｄ）の転送状態信号が、バ
ースト転送中であることを表す“SEQ”に遷移するとと
もに、図３（ｅ）のアドレス信号が次のアドレス“A1”
を指示するようになる。

【００２８】このように図３（ｂ）の選択信号が“Ｈ”
レベルを示し、かつ転送状態信号が“NONSEQ”となり終
えた時点ｔ2で、レディ信号生成回路４０が、図３
（ｇ）に示すように“Ｌ”レベルのレディ信号を出力す
る。これによって、ＣＰＵ１６の動作が一時的に停止さ
れる。そして、リクエスト信号生成回路２６が、図３
（ｈ）に示すようにアクティブ“Ｌ”のリクエスト信号
をバスクロック信号の１サイクル分だけ出力する。

【００２９】このとき（時点ｔ2においては）、優先順
位決定回路２４は、図３（ｋ）に示すようにバッファ２
０によるアクセスを有効化する旨のアクノリッジ信号を
生成しているものとする。そして、このアクノリッジ信
号に従って、コマンド信号生成回路３６が、図３（ｍ）
に示すようにＳＤＲＡＭ１２からデータを読み出すため
のコマンド信号を出力しており、図３（ｎ）に示すよう
に当該コマンド信号に応答してＳＤＲＡＭ１２からバッ
ファ２０にデータが読み出されているものとする。

【００３０】コマンド信号生成回路３６は、ＳＤＲＡＭ
１２からバッファ２０に一通りのデータを読み出し終え
たと判断すると、上述したアクセス終了信号を生成し、
このアクセス終了信号を優先順位決定回路２４に供給す
る。バッファ２０に読み出すためのデータ量は予め決ま
っているので、コマンド信号生成回路３６は、当該予め
決まったデータ量に基づいて、ＳＤＲＡＭ１２からバッ
ファ２０へのデータ転送が完了したか否かを判断する。
このことは、バッファ１８に蓄えられたデータをＳＤＲ
ＡＭ１２に書き込む場合も同様である。

【００３１】優先順位決定回路２４は、コマンド信号生
成回路３６からのアクセス終了信号の供給を受けてバッ
ファ２０によるアクセスが終了したことを認識したと
き、図３（ｋ）に示すようにＣＰＵ１６によるアクセス
を有効化する旨のアクノリッジ信号を生成する。

【００３２】このアクノリッジ信号に応答して、図３の
時点ｔ3でレディ信号生成回路４０が図３（ｇ）のレデ
ィ信号の信号レベルを“Ｈ”レベルとする。これと同時
に、カウンタ４２が、時間のカウントを開始する。

【００３３】レディ信号が“Ｈ”レベルである間、ＣＰ
Ｕ１６は、図３（ａ）のバスクロック信号に同期して図
３（ｅ）のアドレスおよび図３（ｆ）のデータを順次更
新する。つまり、バースト転送を継続する。これによっ
て、コマンド信号生成回路２４は、図３（ｍ）に示すよ
うにＳＤＲＡＭ１２にデータを書き込むためのコマンド
信号を生成するとともに、このコマンド信号に応答し
て、図３（ｎ）に示すようにＣＰＵ１６から出力された
データがＳＤＲＡＭ１２（詳しくは、ＣＰＵ１６からの
アドレス信号で指定された領域）に順次記録される。

【００３４】そして、図３の時点ｔ4でカウンタ４２に
よるカウント値が閾値Ｔcに達すると、カウンタ４２は
リセット信号を出力する。このリセット信号に応答し
て、レディ信号生成回路４０は、図３（ｇ）に示すよう
にレディ信号の信号レベルを“Ｌ”レベルとする。これ
によって、ＣＰＵ１６の動作が一旦停止する。これと同
時に、リクエスト信号生成回路２６が、図３（ｈ）に示
すようにリクエスト信号を出力する。また、コマンド信
号生成回路３６が、リセット信号の出力から少し経過し
た時点、詳しくは図３（ｎ）に示すデータ“D7”の転送
が終了した時点ｔ5でアクセス終了信号を出力する。な
お、この時点ｔ5の前に、図３（ｉ）および（ｊ）に示
すようにバッファ１８およびバッファ２０の各々からリ
クエスト信号が出力されているものとする。

【００３５】リクエスト信号生成回路２６から再度リク
エスト信号が供給されたこと、およびコマンド信号生成
回路３６からアクセス終了信号が出力されたことを受け
て、優先順位決定回路２４は、ＣＰＵ１６によるアクセ
スを強制的に停止すべく、アクノリッジ信号を切り換え
る。具体的は、図３（ｋ）に示すように正規の優先順位
に従ってバッファ１８によるアクセスを有効化すべくア
クノリッジ信号を生成する。これによって、コマンド生
成回路３６が、図３（ｍ）に示すようにＳＤＲＡＭ１２
にデータを書き込むためのコマンド信号を生成する。そ
して、このコマンド信号に従って、図３（ｎ）に示すよ
うにバッファ１８に蓄積されたデータがＳＤＲＡＭ１２
（詳しくは、バッファ１８からのアドレス信号で指定さ
れた領域）に順次記録される。

【００３６】コマンド信号生成回路３６は、バッファ１
８からＳＤＲＡＭ１２への一通りのデータを書き込み終
えたと判断すると、上述したアクセス終了信号を生成
し、このアクセス終了信号を優先順位決定回路２４に供
給する。これによって、優先順位決定回路２４はバッフ
ァ１８によるアクセスが終了したことを認識し、図３
（ｍ）に示すように時点ｔ6においてバッファ２０によ
るアクセスを有効化する旨のアクノリッジ信号を生成す
る。

【００３７】このアクノリッジ信号の生成に応答して、
コマンド生成回路３６は、図４（ｍ）に示すようにＳＤ
ＲＡＭ１２にデータを書き込むためのコマンド信号を生
成する。そして、このコマンド信号に従って、図４
（ｎ）に示すようにＳＤＲＡＭ１２（詳しくは、バッフ
ァ２０からのアドレス信号で指定された領域）からバッ
ファ２０に順次データが読み出される。なお、バッファ
１８およびバッファ２０は、それぞれ、画像データを蓄
積するためのＳＲＡＭ（Static RAM）４４および４６以
外に、所定期間（＝１／３０［秒］）毎にリクエスト信
号を生成するためのコントローラ４８および５０を内蔵
している。

【００３８】このバッファ２０へのデータの読み出しが
一通り終わると、コマンド生成回路３６はアクセス終了
信号を生成する。そして、優先順位決定回路２４が、こ
のアクセス終了信号の供給に応答して、図４（ｋ）に示
すようにＣＰＵ１６によるアクセスを有効化する旨のア
クノリッジ信号を生成する。そして、このアクノリッジ
信号に応答して、図４の時点ｔ7において、レディ信号
生成回路４０が図４（ｇ）のレディ信号の信号レベルを
“Ｈ”レベルとするとともに、カウンタ４２が時間のカ
ウントを開始する。

【００３９】これによって、ＣＰＵ１６は、図４（ａ）
のバスクロック信号に同期して図４（ｅ）のアドレスお
よび図４（ｆ）のデータを順次更新する。そして、コマ
ンド信号生成回路２４が、図４（ｍ）に示すようにＳＤ
ＲＡＭ１２にデータを書き込むためのコマンド信号を生
成するとともに、このコマンド信号に応答して、図４
（ｎ）に示すようにＣＰＵ１６から出力されたデータが
ＳＤＲＡＭ１２に順次記録される。

【００４０】ＣＰＵ１６は、レディ信号が再度“Ｌ”レ
ベルになる前（すなわちカウンタ４２のカウント値が再
度閾値Ｔcに達する前）に、転送すべきデータを全て転
送し終えたと判断すると、その時点ｔ8で選択信号を
“Ｌ”レベルとするとともに、読み書き制御信号を
“Ｌ”レベルとして、一連のアクセス動作を終了する。
また、ＣＰＵ１６は、アドレスの更新終了と同時に、転
送状態信号を“IDLE”とする。なお、このＣＰＵ１６に
よるアクセス動作が終了した後、バッファ１８およびバ
ッファ２０のいずれからかリクエスト信号が出力される
までの間、優先順位決定回路２４は、ＣＰＵ１６による
アクセスを有効化する旨のアクノリッジ信号を出力し続
ける。ただし、ＣＰＵ１６は、選択信号を“Ｌ”レベル
として自身を不能化しているので、図４（ｅ）のアドレ
スおよび図４（ｆ）のデータがどのような状態になって
いようと、周囲の回路に何ら影響を与えない。一方、時
点ｔ7から時間Ｔcが経過した時点でも未だＣＰＵ１６に
よるアクセスが終了していない場合には、図３の時点ｔ
4以降と同様の動作を繰り返す。

【００４１】図５を参照して、優先順位決定回路２４の
詳細について説明する。この図５に示すように、優先順
位決定回路２４は、４つのレジスタ５２，５４，５６お
よび５８とデコーダ６０とを含む。このうちレジスタ５
２および５４にリクエスト信号生成回路２６からのリク
エスト信号が入力される。そして、レジスタ５６にバッ
ファ１８からのリクエスト信号が入力され、レジスタ５
８にバッファ２０からのリクエスト信号が入力される。
各レジスタ５２〜５８は、入力されたリクエスト信号を
保持し、レジスタ５２を除く３つのレジスタ５４，５６
および５８に保持されたリクエスト信号はデコーダ６０
に入力される。デコーダ６０は、入力されたリクエスト
信号に対して、上述した優先順位に従ってアクノリッジ
信号を出力する。

【００４２】なお、レジスタ５４〜５８には、コマンド
信号生成回路３６からアクセス終了信号が供給される。
各レジスタ５４〜５８は、当該アクセス終了信号の供給
に応答して保持内容（リクエスト信号）をリセットす
る。また、レジスタ５２は、レジスタ５４の保持内容が
リセットされたときに、自身が保持しているリクエスト
信号をレジスタ５４に入力する。したがって、図３の時
点ｔ4においてリクエスト信号生成回路２６から２度目
に出力されたリクエスト信号は、アクセス終了信号によ
ってリセットされずにレジスタ５４内に残る。そして、
このレジスタ５４内に残ったリクエスト信号が、図４の
時点ｔ8においてレディ信号を“Ｈ”レベルとするのに
有効となる。

【００４３】このメモリコントローラ１４の一連の動作
に対して、ＣＰＵ１６は、図６のフロー図で示される各
処理を実行する。なお、この図６のフロー図に従ってＣ
ＰＵ１６の動作を制御するためのいわゆる制御プログラ
ムは、当該ＣＰＵ１６が内蔵するプログラムメモリ７０
に記憶されている。

【００４４】図６を参照して、操作キーが操作される
と、ＣＰＵ１６は、ステップＳ１に進み、選択信号を
“Ｈ”レベルとする。そして、ステップＳ３において、
当該操作キーによる操作内容に応じて読み書き制御信号
を“Ｈ”レベルまたは“Ｌ”レベルとした後、ステップ
Ｓ５に進む。

【００４５】ステップＳ５において、ＣＰＵ１６は、Ｓ
ＤＲＡＭ１２に指定するべき最初のアドレスを設定し、
ステップＳ７において、当該設定したアドレスに対応す
る最初のデータを設定する。そして、ステップＳ９にお
いて転送状態信号を“NONSEQ”とした後、次のステップ
Ｓ１１において当該転送状態信号を“SEQ”とする。

【００４６】ステップＳ１１の処理後、ＣＰＵ１６は、
ステップＳ１３に進み、次のデータが有るか否か（換言
すれば、全てのデータを転送し終えたか否か）を判断す
る。ここで、次のデータが有る（未だ全てのデータを転
送し終えていない）と判断すると、ＣＰＵ１６は、ステ
ップＳ１５に進み、当該次のデータに対応するアドレス
を設定する。そして、ステップＳ１７において、レディ
信号が“Ｈ”レベルであるか否かを判断し、“Ｈ”レベ
ルであるとき、次のステップＳ１９に進む。

【００４７】ステップＳ１９において、ＣＰＵ１６は、
さらに次のデータを設定し、この設定後、ステップＳ１
３に戻る。ステップＳ１３において次のデータが無い
（全てのデータを転送し終えた）と判断すると、ＣＰＵ
１６は、当該ステップＳ１３からステップＳ２１に進
む。そして、このステップＳ２１において転送状態信号
を“IDLE”とした後、ステップＳ２３において選択信号
を“Ｈ”レベルする。さらに、ステップＳ２５におい
て、読み書き制御信号をデフォルトの“Ｌ”レベルと
し、この図６で示される一連の処理を終了する。

【００４８】以上の説明から分かるように、メモリコン
トローラ１４は、アクセス周期が規定されているバッフ
ァ１８およびバッファ２０からのアクセス要求と、不規
則に与えられるＣＰＵ１６からのアクセス要求とを調停
し、これらバッファ１８，バッファ２０およびＣＰＵ１
６のいずれか１つのアクセスを有効化する。つまり、バ
ス１００〜１０４を開放する。

【００４９】ここで、ＣＰＵ１６のためにバス１００〜
１０４を開放したとき、この開放した時間をカウンタ４
２によってカウントする。そして、カウントした時間が
閾値Ｔcに達したとき、レディ信号を“Ｌ”レベルとす
ることでＣＰＵ１６の動作を一旦停止する。そして、正
規の優先順位に従ってバッファ１８およびバッファ２０
のために順次バス１００〜１０４を開放した後、再度Ｃ
ＰＵ１６のためにバス１００〜１０４を開放する。した
がって、バッファ１８およびバッファ２０による周期的
なアクセスを保証することができ、ひいてはこれらバッ
ファ１８およびバッファ２０における処理の破綻を防止
することができる。

【００５０】なお、上述の実施例では、ディジタルカメ
ラにこの発明を適用する場合について説明したが、ディ
ジタルカメラ以外の装置にもこの発明を適用できること
は言うまでもない。

【００５１】また、メモリコントローラ１４，ＣＰＵ１
６，バッファ１８およびバッファ２０をＡＳＩＣ２２に
よって一体に形成したが、これに限らない。すなわち、
メモリコントローラ１４のみをＡＳＩＣで構成し、ＣＰ
Ｕ１６，バッファ１８およびバッファ２０については各
々個別の構成としてもよい。さらに、メモリコントロー
ラ１４をＡＳＩＣによるハードウェア構成とするのでは
なく、ＣＰＵやＤＳＰなどを用いた処理によってソフト
ウェア的に構成してもよい。

【図面の簡単な説明】

【図１】この発明の一実施例の構成を示すブロック図で
ある。

【図２】図１の実施例におけるＳＤＲＡＭへのアクセス
のタイミングを概念的に示す図解図である。

【図３】図２の関係をより詳細に示したタイミング図で
ある。

【図４】図３に続くタイミング図である。

【図５】図１の実施例における優先順位決定回路の詳細
を示すブロック図である。

【図６】図１の実施例におけるＣＰＵの動作を示すフロ
ー図である。

【図７】ディジタルカメラのメモリコントローラ周辺の
構成を示すブロック図である。

【図８】図７の構成において従来のＳＤＲＡＭへのアク
セスのタイミングを概念的に示す図解図である。

【図９】図８の従来技術における問題点を説明するため
の図解図である。

【符号の説明】

１０…バスコントロール回路１２…ＳＤＲＡＭ１４…メモリコントローラ１６…ＣＰＵ１８，２０…バッファ２４…優先順位決定回路４２…カウンタ

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5B060 CD13 KA03 5B061 BA01 BB13 RR03 5C022 AA13 AC00 AC03 AC69 5C052 AA17 AB02 DD02 EE02 EE03 GA02 GA06 GB01 GD01 GF01 GF04

Claims

【特許請求の範囲】

【請求項１】転送周期が規定されている第１データに対
応する第１バス開放要求と転送周期が規定されていない
第２データに対応する第２バス開放要求とを調停し、前
記第１データおよび第２データのいずれか一方のために
バスを開放するバスコントロール回路において、前記第２データのために前記バスを開放した期間を測定
する測定手段、および前記測定手段による測定結果が閾
値に達したとき前記第２データのための前記バスの開放
を中断する中断手段を備えることを特徴とする、バスコ
ントロール回路。
【請求項２】前記第１データのために前記バスが開放さ
れているか否かを判断する判断手段、および前記判断手
段による判断結果に応じて前記第２データのための前記
バスの開放を再開する再開手段をさらに備える、請求項
１記載のバスコントロール回路。
【請求項３】前記閾値は前記第１データの転送周期から
前記第１データを転送するのに要する期間を差し引いた
値よりも小さい、請求項１または２記載のバスコントロ
ール回路。
【請求項４】前記第１データはフレームレートが規定さ
れた画像データである、請求項１ないし３のいずれかに
記載のバスコントロール回路。