JPH10320348A - キャッシュ・ストリーミングを可能にするための方法および装置 - Google Patents
キャッシュ・ストリーミングを可能にするための方法および装置Info
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- JPH10320348A JPH10320348A JP10066393A JP6639398A JPH10320348A JP H10320348 A JPH10320348 A JP H10320348A JP 10066393 A JP10066393 A JP 10066393A JP 6639398 A JP6639398 A JP 6639398A JP H10320348 A JPH10320348 A JP H10320348A
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Abstract
(57)【要約】 （修正有）
【課題】 アービトレーション回路が、様々なシステム
・タイミング信号を受信しデータ・バス認可信号を提供
する。 【解決手段】 統合された複数の状態機械３０１、３０
３、３０５から構成されており、その出力となるデータ
・バス認可信号ＤＢＧは、各データ・ブロックの間に待
ち状態を介在させずに、Ｌ２キャッシュ・メモリからの
情報の連続したデータ・ブロックのデータ・ストリーミ
ングを可能にする。
・タイミング信号を受信しデータ・バス認可信号を提供
する。 【解決手段】 統合された複数の状態機械３０１、３０
３、３０５から構成されており、その出力となるデータ
・バス認可信号ＤＢＧは、各データ・ブロックの間に待
ち状態を介在させずに、Ｌ２キャッシュ・メモリからの
情報の連続したデータ・ブロックのデータ・ストリーミ
ングを可能にする。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に情報処理シ
ステムに関するものであり、より詳細には、キャッシュ
・メモリからの多重メモリ・ラインのストリーミングの
ための、改良された方法および装置に関するものであ
る。
ステムに関するものであり、より詳細には、キャッシュ
・メモリからの多重メモリ・ラインのストリーミングの
ための、改良された方法および装置に関するものであ
る。
【０００２】
【従来の技術】コンピュータ・システムは、一般に、中
央演算処理装置すなわちＣＰＵ、メモリ・サブシステ
ム、ならびに入出力装置を含み、この入出力装置には、
マウス、キーボード、ディスク・ドライブ、ディスプレ
イ装置、プリンタ、および場合によってはネットワーク
への接続が含まれるが、それだけに限定されるものでは
ない。さらに、多くのシステムは、複数のプロセッサま
たはＣＰＵを含んでいる。また、ほとんどのシステム
が、２次レベルのキャッシュ・メモリ・サブシステムす
なわちＬ２キャッシュを含んでおり、このＬ２キャッシ
ュは、相対的により遅いシステム・メイン・メモリに記
憶される他の情報よりも頻繁にアクセスされる情報を記
憶するために、メイン・システム・メモリより小さいが
高速のメモリを含むように設計されている。これらの構
成要素はすべて、一般に、メイン・システム・メモリな
らびにＬ２キャッシュに直接接続しているローカル・バ
ス・システムを介して一緒に接続されている。
央演算処理装置すなわちＣＰＵ、メモリ・サブシステ
ム、ならびに入出力装置を含み、この入出力装置には、
マウス、キーボード、ディスク・ドライブ、ディスプレ
イ装置、プリンタ、および場合によってはネットワーク
への接続が含まれるが、それだけに限定されるものでは
ない。さらに、多くのシステムは、複数のプロセッサま
たはＣＰＵを含んでいる。また、ほとんどのシステム
が、２次レベルのキャッシュ・メモリ・サブシステムす
なわちＬ２キャッシュを含んでおり、このＬ２キャッシ
ュは、相対的により遅いシステム・メイン・メモリに記
憶される他の情報よりも頻繁にアクセスされる情報を記
憶するために、メイン・システム・メモリより小さいが
高速のメモリを含むように設計されている。これらの構
成要素はすべて、一般に、メイン・システム・メモリな
らびにＬ２キャッシュに直接接続しているローカル・バ
ス・システムを介して一緒に接続されている。
【０００３】多くのＣＰＵ装置は、コンピュータ・シス
テム内の様々な構成要素に対するいわゆる「バースト」
アクセス認可を処理することができる。バースト・アク
セスが開始されると、メイン・システム・メモリは、異
なるコンピュータ・システム構成要素からのメイン・メ
モリの異なるアドレスへの後続のアクセス要求によって
割り込まれずに、通常より長い情報ストリームを読み出
したり書き込んだりできる。このバースト・モードは、
特に大量の情報が処理されるとき、システムの処理速度
を上げるのに有効である。なぜなら、普通ならより小さ
な情報セグメントを繰り返し次々に順に転送する際に生
じるはずの、待ち状態の介在やメモリ・アービトレーシ
ョンやアクセス遅延なしで、より大きなセグメント情報
が単一のバーストで転送できるからである。
テム内の様々な構成要素に対するいわゆる「バースト」
アクセス認可を処理することができる。バースト・アク
セスが開始されると、メイン・システム・メモリは、異
なるコンピュータ・システム構成要素からのメイン・メ
モリの異なるアドレスへの後続のアクセス要求によって
割り込まれずに、通常より長い情報ストリームを読み出
したり書き込んだりできる。このバースト・モードは、
特に大量の情報が処理されるとき、システムの処理速度
を上げるのに有効である。なぜなら、普通ならより小さ
な情報セグメントを繰り返し次々に順に転送する際に生
じるはずの、待ち状態の介在やメモリ・アービトレーシ
ョンやアクセス遅延なしで、より大きなセグメント情報
が単一のバーストで転送できるからである。
【０００４】一般に、メモリへのアクセスはシステム・
メモリ制御装置によって制御されるが、これは通常、コ
ンピュータ・システムの様々な構成要素からメイン・シ
ステム・メモリへの様々なアクセス要求を分類し、最も
効果的かつ迅速に要求された情報を転送するように計算
された認可順序で要求を認可するように設計された、メ
モリ・アクセス要求アービトレーション回路を含んでい
る。一般に、メモリ制御装置およびそれに含まれるアー
ビトレーション回路の優先順位は、比較的うまく確立さ
れており、システム・メイン・メモリに出入りする情報
の流れを最適化する。しかし、コンピュータ・システム
で相対的に高速なキャッシュ・メモリ・サブシステムに
出入りする情報転送の最適化においては、改良がほとん
ど行われていないに等しかった。その上、改良型のキャ
ッシュ・メモリ・システムでさえ、システム・レベルで
システム・メモリ・アクセス要求を調停し制御するため
の、現行の方式による制限を受ける。
メモリ制御装置によって制御されるが、これは通常、コ
ンピュータ・システムの様々な構成要素からメイン・シ
ステム・メモリへの様々なアクセス要求を分類し、最も
効果的かつ迅速に要求された情報を転送するように計算
された認可順序で要求を認可するように設計された、メ
モリ・アクセス要求アービトレーション回路を含んでい
る。一般に、メモリ制御装置およびそれに含まれるアー
ビトレーション回路の優先順位は、比較的うまく確立さ
れており、システム・メイン・メモリに出入りする情報
の流れを最適化する。しかし、コンピュータ・システム
で相対的に高速なキャッシュ・メモリ・サブシステムに
出入りする情報転送の最適化においては、改良がほとん
ど行われていないに等しかった。その上、改良型のキャ
ッシュ・メモリ・システムでさえ、システム・レベルで
システム・メモリ・アクセス要求を調停し制御するため
の、現行の方式による制限を受ける。
【０００５】
【発明が解決しようとする課題】従って、キャッシュ・
メモリと、キャッシュに保管された情報へのアクセスを
要求するコンピュータ・システム構成要素との間のより
速い情報転送を可能にする機能を持つキャッシュ・メモ
リ・アクセス・アービトレーション技法を含む、改良型
アービトレーション装置およびキャッシュ・メモリが求
められている。
メモリと、キャッシュに保管された情報へのアクセスを
要求するコンピュータ・システム構成要素との間のより
速い情報転送を可能にする機能を持つキャッシュ・メモ
リ・アクセス・アービトレーション技法を含む、改良型
アービトレーション装置およびキャッシュ・メモリが求
められている。
【０００６】
【課題を解決するための手段】アービトレーション回路
が、複数の状態機械（ステート・マシン）を備え、様々
なシステム・タイミング信号を受信し、データ・バス認
可信号を提供する方法および実施システムが提供され
る。このデータ・バス認可信号は、キャッシュ・メモリ
回路に印加されると、個々のデータ・ブロック転送の間
に待ち状態を介在させずに、キャッシュ・メモリから連
続データ・ブロック転送のデータ・ストリーミングを可
能にするのに有効である。
が、複数の状態機械（ステート・マシン）を備え、様々
なシステム・タイミング信号を受信し、データ・バス認
可信号を提供する方法および実施システムが提供され
る。このデータ・バス認可信号は、キャッシュ・メモリ
回路に印加されると、個々のデータ・ブロック転送の間
に待ち状態を介在させずに、キャッシュ・メモリから連
続データ・ブロック転送のデータ・ストリーミングを可
能にするのに有効である。
【０００７】
【発明の実施の形態】図１を参照すると、上記で論じて
きた様々な方法は、パーソナル・コンピュータ、ワーク
ステーション、またはネットワーク構成で配置されたこ
れらの情報処理装置の様々な組み合わせを含む。典型的
なコンピュータ・システム内で実施することができる。
例示の実施形態は、従来型マイクロプロセッサなどの中
央演算処理装置（ＣＰＵ）１０１と、システム・ローカ
ル・バス１０３を介して相互接続された他のいくつかの
装置を含む。この開示では、この例示の実施形態で示さ
れるローカル・バスは、メモリ制御装置とブリッジ回路
１０５を介して、いわゆる「ＰＣＩ」バスなど他のシス
テム・バス１０７に接続されているが、本明細書に開示
する処理方法は、将来のバス構成にも適用されるはずで
あり、特定のバス・スキーマに限定されるものではな
い。ローカル・バス１０３とＰＣＩバス１０７は、さら
に他のワークステーション、またはネットワーク、他の
周辺装置などとの接続も含むことができる。図１に示し
たシステムはまた、ローカル・バス１０３に接続された
レベル２すなわちＬ２キャッシュ・メモリ１０９をも含
む。データ・バス・アービトレータ回路１１１も、ロー
カル・バス１０３に接続されている。本発明が実施され
るワークステーションまたはコンピュータ・システム
は、大部分が当技術分野で一般に知られており、また、
それを構成する電子部品や回路も、当分野の技術者には
周知である。したがって、図１に示した以上のシステム
・レベルの細部はこれ以上詳しく示さない。なぜなら、
ここに示した図は、本発明の基礎となるコンセプトを理
解し評価するのに十分であると考えられるからであり、
また、本発明の教示が不明瞭になったり、その教示から
それてしまったりすることがないようにするためであ
る。
きた様々な方法は、パーソナル・コンピュータ、ワーク
ステーション、またはネットワーク構成で配置されたこ
れらの情報処理装置の様々な組み合わせを含む。典型的
なコンピュータ・システム内で実施することができる。
例示の実施形態は、従来型マイクロプロセッサなどの中
央演算処理装置（ＣＰＵ）１０１と、システム・ローカ
ル・バス１０３を介して相互接続された他のいくつかの
装置を含む。この開示では、この例示の実施形態で示さ
れるローカル・バスは、メモリ制御装置とブリッジ回路
１０５を介して、いわゆる「ＰＣＩ」バスなど他のシス
テム・バス１０７に接続されているが、本明細書に開示
する処理方法は、将来のバス構成にも適用されるはずで
あり、特定のバス・スキーマに限定されるものではな
い。ローカル・バス１０３とＰＣＩバス１０７は、さら
に他のワークステーション、またはネットワーク、他の
周辺装置などとの接続も含むことができる。図１に示し
たシステムはまた、ローカル・バス１０３に接続された
レベル２すなわちＬ２キャッシュ・メモリ１０９をも含
む。データ・バス・アービトレータ回路１１１も、ロー
カル・バス１０３に接続されている。本発明が実施され
るワークステーションまたはコンピュータ・システム
は、大部分が当技術分野で一般に知られており、また、
それを構成する電子部品や回路も、当分野の技術者には
周知である。したがって、図１に示した以上のシステム
・レベルの細部はこれ以上詳しく示さない。なぜなら、
ここに示した図は、本発明の基礎となるコンセプトを理
解し評価するのに十分であると考えられるからであり、
また、本発明の教示が不明瞭になったり、その教示から
それてしまったりすることがないようにするためであ
る。
【０００８】図２では、図１のデータ・バス・アービト
レータ回路１１１が、主要なアービトレータ入出力信号
を含めて示されている。入力信号には、次のものが含ま
れる。メモリ制御回路１０５がシステム構成要素にロー
カル・バス１０３へのアクセスを認可するたびにＮにア
サートされるバス認可信号ＢＧ（Bus Grant）、転送開
始信号ＴＳ（Transfer Start）、アドレス肯定応答信号
ＡＡＣＫ（Address ACKnowledge）、読取り（read）信
号、書込み（write）信号、バースト読取り（burst rea
d）信号、バースト書込み（burst write）信号などを含
むがそれだけには限定されない、複数の情報転送形式の
うちの１つを表す転送形式信号ＴＴ（Transfer Typ
e）。他のアービトレータ入力信号には、次のものが含
まれる。アドレス再試行信号ＡＲＴＲＹ（Address ReTR
Y）、転送肯定応答信号ＴＡ（Transfer Acknowledg
e）、転送バースト信号ＴＢＳＴ（Transfer BurST）、
ハードウェア・リセット信号ＨＲＥＳＥＴ（Hardware R
ESET）。データ・バス・アービトレータ回路は、データ
・バス認可出力信号ＤＢＧ（Data Bus Grant）を提供す
る。各バス・マスタごとに、それぞれ固有のＢＲ（バス
要求（Bus Request））、ＢＧ（バス認可（Bus Gran
t））、およびＤＢＧ（Data Bus Grant）がある。たと
えばプロセッサなどの装置は、データ転送を開始しなけ
ればならないとき、ＢＲをアサートする。アドレス・バ
ス・アービトレータは、バス認可信号ＢＧで応答するこ
とによってバスを認可し、その後、プロセッサは、転送
開始信号ＴＳをアサートして転送を開始する。次いで、
データ・バス・アービトレータは、データ・バス認可信
号ＤＢＧによってこのデータ・バスを認可する。
レータ回路１１１が、主要なアービトレータ入出力信号
を含めて示されている。入力信号には、次のものが含ま
れる。メモリ制御回路１０５がシステム構成要素にロー
カル・バス１０３へのアクセスを認可するたびにＮにア
サートされるバス認可信号ＢＧ（Bus Grant）、転送開
始信号ＴＳ（Transfer Start）、アドレス肯定応答信号
ＡＡＣＫ（Address ACKnowledge）、読取り（read）信
号、書込み（write）信号、バースト読取り（burst rea
d）信号、バースト書込み（burst write）信号などを含
むがそれだけには限定されない、複数の情報転送形式の
うちの１つを表す転送形式信号ＴＴ（Transfer Typ
e）。他のアービトレータ入力信号には、次のものが含
まれる。アドレス再試行信号ＡＲＴＲＹ（Address ReTR
Y）、転送肯定応答信号ＴＡ（Transfer Acknowledg
e）、転送バースト信号ＴＢＳＴ（Transfer BurST）、
ハードウェア・リセット信号ＨＲＥＳＥＴ（Hardware R
ESET）。データ・バス・アービトレータ回路は、データ
・バス認可出力信号ＤＢＧ（Data Bus Grant）を提供す
る。各バス・マスタごとに、それぞれ固有のＢＲ（バス
要求（Bus Request））、ＢＧ（バス認可（Bus Gran
t））、およびＤＢＧ（Data Bus Grant）がある。たと
えばプロセッサなどの装置は、データ転送を開始しなけ
ればならないとき、ＢＲをアサートする。アドレス・バ
ス・アービトレータは、バス認可信号ＢＧで応答するこ
とによってバスを認可し、その後、プロセッサは、転送
開始信号ＴＳをアサートして転送を開始する。次いで、
データ・バス・アービトレータは、データ・バス認可信
号ＤＢＧによってこのデータ・バスを認可する。
【０００９】図３に示すように、データ・バス・アービ
トレータ回路１１１内には、３つの主な状態機械、すな
わち、転送肯定応答状態機械（Transfer acknowledge s
tatemachine）３０１と、制御状態機械（Control state
machine）３０３と、Ｌ２ストリーミング検出状態機械
（Streaming detect state machine）３０５がある。転
送肯定応答状態機械は、いくつかの制御状態のうちの１
つを表す制御状態入力信号を受け取る。転送肯定応答状
態機械はまた、入力信号ＴＡ、ＤＢＢ（制御状態機械３
０３の出力から提供される）、ＴＳ、ＴＴ（０．．
４）、およびＴＢＳＴも受け取る。転送肯定応答状態機
械は、出力カウント状態信号を提供し、この信号は，制
御状態機械３０３の１つの入力に印加される。
トレータ回路１１１内には、３つの主な状態機械、すな
わち、転送肯定応答状態機械（Transfer acknowledge s
tatemachine）３０１と、制御状態機械（Control state
machine）３０３と、Ｌ２ストリーミング検出状態機械
（Streaming detect state machine）３０５がある。転
送肯定応答状態機械は、いくつかの制御状態のうちの１
つを表す制御状態入力信号を受け取る。転送肯定応答状
態機械はまた、入力信号ＴＡ、ＤＢＢ（制御状態機械３
０３の出力から提供される）、ＴＳ、ＴＴ（０．．
４）、およびＴＢＳＴも受け取る。転送肯定応答状態機
械は、出力カウント状態信号を提供し、この信号は，制
御状態機械３０３の１つの入力に印加される。
【００１０】制御状態機械３０３は、ＴＳ、ＢＧ、ＡＡ
ＣＫ、ＡＲＴＲＹ、ＴＴ（０．．４）、ならびにＬ２ス
トリーミング検出状態機械３０５の出力から印加される
Ｌ２ストリーミング検出信号ＬＳＤ（０．．４）を含む
その他の入力を受け取る。制御状態機械３０３は、制御
状態（０．．３）出力信号を提供し、この信号は、転送
肯定応答状態機械３０１の１つの入力に印加される。制
御状態機械３０３はまた、ＤＢＢ出力信号も出力し、こ
の信号は、Ｌ２ストリーミング検出状態機械３０５の１
つの入力に印加される。第３の出力信号であるデータ・
バス認可信号ＤＢＧは、やはりデータ・バス・アービト
レータ回路２０１からの出力信号であり、制御状態機械
３０３によって提供される。
ＣＫ、ＡＲＴＲＹ、ＴＴ（０．．４）、ならびにＬ２ス
トリーミング検出状態機械３０５の出力から印加される
Ｌ２ストリーミング検出信号ＬＳＤ（０．．４）を含む
その他の入力を受け取る。制御状態機械３０３は、制御
状態（０．．３）出力信号を提供し、この信号は、転送
肯定応答状態機械３０１の１つの入力に印加される。制
御状態機械３０３はまた、ＤＢＢ出力信号も出力し、こ
の信号は、Ｌ２ストリーミング検出状態機械３０５の１
つの入力に印加される。第３の出力信号であるデータ・
バス認可信号ＤＢＧは、やはりデータ・バス・アービト
レータ回路２０１からの出力信号であり、制御状態機械
３０３によって提供される。
【００１１】Ｌ２ストリーミング検出状態機械３０５か
らの出力信号ＬＳＤ（０．．４）は、制御状態機械３０
３に入力として印加される。Ｌ２ストリーミング検出状
態機械３０５は、ＴＳ、ＴＴ（０．．４）、ＴＡ、なら
びに制御状態機械３０３の出力から供給されるＤＢＢ信
号を含む入力信号を受け取る。図４および図５に示した
タイミング図は、本明細書で開示する方法を実施する際
に、状態機械３０１、３０３、３０５の要件を指定する
など、様々な信号間の関係を説明するために示したもの
である。状態機械３０１、３０３、３０５は、図示のシ
ステム信号間の様々なタイミング関係を実現するために
様々な特定の論理的実施態様で構成することができる。
らの出力信号ＬＳＤ（０．．４）は、制御状態機械３０
３に入力として印加される。Ｌ２ストリーミング検出状
態機械３０５は、ＴＳ、ＴＴ（０．．４）、ＴＡ、なら
びに制御状態機械３０３の出力から供給されるＤＢＢ信
号を含む入力信号を受け取る。図４および図５に示した
タイミング図は、本明細書で開示する方法を実施する際
に、状態機械３０１、３０３、３０５の要件を指定する
など、様々な信号間の関係を説明するために示したもの
である。状態機械３０１、３０３、３０５は、図示のシ
ステム信号間の様々なタイミング関係を実現するために
様々な特定の論理的実施態様で構成することができる。
【００１２】図４には、本明細書に開示する高速Ｌ２ス
トリーミング技法を使用しないシステムにおける様々な
信号が示されている。図４のタイミング図は、Ｌ２キャ
ッシュからの２キャッシュ・ライン読取りの通常のタイ
ミングの例を示している。図５では、各信号の関係が、
Ｌ２キャッシュ・メモリのための高速Ｌ２ストリーミン
グ法を実施するのに有効である。図５のタイミング図
は、Ｌ２キャッシュから２キャッシュ・ラインで読み取
るためにＬ２キャッシュ・ストリーミングを実行してい
る間の様々な信号のタイミングを示している。この例で
は、各キャッシュ・ラインは３２バイトであり、データ
・バスの幅は８バイトである。したがって、Ｌ２キャッ
シュから１ラインのデータを転送するのに、各々８バイ
トデータ・クロックが４個必要となる。したがって、２
ラインの転送には、各々８バイトのデータ・クロックが
８個必要となる。本発明によれば、最初のブロックの転
送が完了する前に、第２に転送するブロックがアドレス
指定される。
トリーミング技法を使用しないシステムにおける様々な
信号が示されている。図４のタイミング図は、Ｌ２キャ
ッシュからの２キャッシュ・ライン読取りの通常のタイ
ミングの例を示している。図５では、各信号の関係が、
Ｌ２キャッシュ・メモリのための高速Ｌ２ストリーミン
グ法を実施するのに有効である。図５のタイミング図
は、Ｌ２キャッシュから２キャッシュ・ラインで読み取
るためにＬ２キャッシュ・ストリーミングを実行してい
る間の様々な信号のタイミングを示している。この例で
は、各キャッシュ・ラインは３２バイトであり、データ
・バスの幅は８バイトである。したがって、Ｌ２キャッ
シュから１ラインのデータを転送するのに、各々８バイ
トデータ・クロックが４個必要となる。したがって、２
ラインの転送には、各々８バイトのデータ・クロックが
８個必要となる。本発明によれば、最初のブロックの転
送が完了する前に、第２に転送するブロックがアドレス
指定される。
【００１３】Ｌ２キャッシュ回路は、いくつかのプロセ
ッサでサポートされている高速Ｌ２ストリーミング・モ
ードを利用することができる。しかし、この高速Ｌ２ス
トリーミング・モードは、非常に特殊なデータ・バス・
アービトレーション動作を必要とし、一般に実装されて
いない。既に述べたように、この実施態様では、３つの
機能状態機械を含む新型のデータ・バス・アービトレー
タ回路２０１内に、データ・バス・アービトレーション
および拡張Ｌ２ストリーミング論理が含まれている。本
明細書では、高速Ｌ２ストリーミングとは、プロセッサ
が、「待ち状態」を介在させずに、Ｌ２キャッシュから
多重キャッシュ・メモリ・ラインを取り出すことができ
る能力である。たとえば、５つのキャッシュ・ラインが
Ｌ２から高速で逐次読み出される場合、高速Ｌ２ストリ
ーミングを使用しなければ、各キャッシュ・ラインを読
み取る前に２クロックの待ち状態が必要になる。高速Ｌ
２ストリーミングを使用すれば、待ち状態を介在させず
に、５つのラインすべてをＬ２キャッシュから読み出す
ことができる。この処理によって、一般に、トランザク
ション時間がかなり短縮される。
ッサでサポートされている高速Ｌ２ストリーミング・モ
ードを利用することができる。しかし、この高速Ｌ２ス
トリーミング・モードは、非常に特殊なデータ・バス・
アービトレーション動作を必要とし、一般に実装されて
いない。既に述べたように、この実施態様では、３つの
機能状態機械を含む新型のデータ・バス・アービトレー
タ回路２０１内に、データ・バス・アービトレーション
および拡張Ｌ２ストリーミング論理が含まれている。本
明細書では、高速Ｌ２ストリーミングとは、プロセッサ
が、「待ち状態」を介在させずに、Ｌ２キャッシュから
多重キャッシュ・メモリ・ラインを取り出すことができ
る能力である。たとえば、５つのキャッシュ・ラインが
Ｌ２から高速で逐次読み出される場合、高速Ｌ２ストリ
ーミングを使用しなければ、各キャッシュ・ラインを読
み取る前に２クロックの待ち状態が必要になる。高速Ｌ
２ストリーミングを使用すれば、待ち状態を介在させず
に、５つのラインすべてをＬ２キャッシュから読み出す
ことができる。この処理によって、一般に、トランザク
ション時間がかなり短縮される。
【００１４】図４には、キャッシュ・データ・ストリー
ミングを使用しない例示的な動作が示されている。図４
および図５では、参照のため、時間Ｔ１−Ｔ１０をクロ
ック・パルスＣ１−Ｃ１０の開始にそれぞれ対応させて
ある。始めに、プロセッサ１０１にアドレス・バスが認
可されたとき、ＢＧがＴ１において活動状態になる。次
のクロック・パルスＴ２で、ＴＳが活動状態になると
き、プロセッサは、転送を開始する。時間Ｔ３では、Ｌ
２ＨＩＴ信号が活動状態になることによって示されるよ
うに、Ｌ２が要求されたデータを保持していると判断さ
れる。次いで、データ・バス・アービトレータＤＢＡ２
０１は、信号ＤＢＧを活動状態にし、プロセッサにデー
タ・バスを認可する。時間Ｔ４で、キャッシュ１０９
は、データ・バス認可に肯定応答し、ＡＡＣＫおよびＴ
Ａ信号が活動状態になるとき、データ転送を開始する。
現行のアービトレーション方式では、次のデータ・ブロ
ックのキャッシュからのサイクルアウトが始まるのは、
早くとも時間Ｔ９において転送データ信号ＴＡが再びア
クティブ・ローになり、こうして読み出し処理が繰り返
されるときである。
ミングを使用しない例示的な動作が示されている。図４
および図５では、参照のため、時間Ｔ１−Ｔ１０をクロ
ック・パルスＣ１−Ｃ１０の開始にそれぞれ対応させて
ある。始めに、プロセッサ１０１にアドレス・バスが認
可されたとき、ＢＧがＴ１において活動状態になる。次
のクロック・パルスＴ２で、ＴＳが活動状態になると
き、プロセッサは、転送を開始する。時間Ｔ３では、Ｌ
２ＨＩＴ信号が活動状態になることによって示されるよ
うに、Ｌ２が要求されたデータを保持していると判断さ
れる。次いで、データ・バス・アービトレータＤＢＡ２
０１は、信号ＤＢＧを活動状態にし、プロセッサにデー
タ・バスを認可する。時間Ｔ４で、キャッシュ１０９
は、データ・バス認可に肯定応答し、ＡＡＣＫおよびＴ
Ａ信号が活動状態になるとき、データ転送を開始する。
現行のアービトレーション方式では、次のデータ・ブロ
ックのキャッシュからのサイクルアウトが始まるのは、
早くとも時間Ｔ９において転送データ信号ＴＡが再びア
クティブ・ローになり、こうして読み出し処理が繰り返
されるときである。
【００１５】図５には、キャッシュ・データ・ストリー
ミングを使用した場合の例示的な動作が示されている。
この場合も、バス認可信号ＢＧが活動状態になり、時間
Ｔ２に、ＴＳが活動状態になるとき、転送動作を開始す
る。同時に時間Ｔ２で、データ・バス認可信号ＤＢＧが
活動状態になり、データ・バス・アービトレータは、プ
ロセッサ１０１にデータ・バスを認可する。時間Ｔ３
で、Ｌ２ＨＩＴが活動状態になるので、Ｌ２キャッシュ
１０９は、要求されたデータを保持していると判断され
る。また、転送開始が肯定応答ＡＡＣＫされ、データが
転送されると、データ転送信号ＴＡが活動状態になる。
本明細書に開示するキャッシュ・ストリーミング方法を
使用した場合、データ転送は、これ以上のアービトレー
ションやアクセス遅延なしで、この例では８クロック・
サイクルの間活動状態であり続け、その結果、Ｌ２キャ
ッシュ・メモリからのデータ転送が最適化されることに
留意されたい。時間Ｔ４に、再びプロセッサはアクセス
・バスＢＧを認可し、時間Ｔ５に、次の転送ＴＳを開始
する。時間Ｔ６に、次のデータ・ブロックもキャッシュ
Ｌ２ＨＩＴ内にあると判断され、再び転送開始が肯定応
答ＡＡＣＫされ、データ・バス・アービトレータ２０１
は、プロセッサ１０１にデータ・バスを認可する。次い
で、Ｌ２キャッシュ１０９は、待ち状態を介在させず
に、次のデータ・ブロックの転送を開始する。
ミングを使用した場合の例示的な動作が示されている。
この場合も、バス認可信号ＢＧが活動状態になり、時間
Ｔ２に、ＴＳが活動状態になるとき、転送動作を開始す
る。同時に時間Ｔ２で、データ・バス認可信号ＤＢＧが
活動状態になり、データ・バス・アービトレータは、プ
ロセッサ１０１にデータ・バスを認可する。時間Ｔ３
で、Ｌ２ＨＩＴが活動状態になるので、Ｌ２キャッシュ
１０９は、要求されたデータを保持していると判断され
る。また、転送開始が肯定応答ＡＡＣＫされ、データが
転送されると、データ転送信号ＴＡが活動状態になる。
本明細書に開示するキャッシュ・ストリーミング方法を
使用した場合、データ転送は、これ以上のアービトレー
ションやアクセス遅延なしで、この例では８クロック・
サイクルの間活動状態であり続け、その結果、Ｌ２キャ
ッシュ・メモリからのデータ転送が最適化されることに
留意されたい。時間Ｔ４に、再びプロセッサはアクセス
・バスＢＧを認可し、時間Ｔ５に、次の転送ＴＳを開始
する。時間Ｔ６に、次のデータ・ブロックもキャッシュ
Ｌ２ＨＩＴ内にあると判断され、再び転送開始が肯定応
答ＡＡＣＫされ、データ・バス・アービトレータ２０１
は、プロセッサ１０１にデータ・バスを認可する。次い
で、Ｌ２キャッシュ１０９は、待ち状態を介在させず
に、次のデータ・ブロックの転送を開始する。
【００１６】この例におけるデータ・バス・アービトレ
ータ回路はまた、普通ならＬ２キャッシュの動作を制御
する際にこのデータ・バス・アービトレータ回路と動作
および機能上での競合を引き起こす可能性のある、シス
テム・メモリ制御装置内の競合する回路を、事実上使用
不能にすることもできる。これは、たとえば、メモリ制
御装置１０５をそのデータ・バス・アービトレータ（Ｄ
ＢＡ）を使用不能にするハードウェアまたはソフトウェ
アとして構成することによって実施できる。あるいはメ
モリ制御装置のＤＢＧ信号を非接続状態のままにするこ
ともでき、その場合、このＤＢＧ信号は、拡張データ・
バス・アービトレータ２０１から取り除かれる。
ータ回路はまた、普通ならＬ２キャッシュの動作を制御
する際にこのデータ・バス・アービトレータ回路と動作
および機能上での競合を引き起こす可能性のある、シス
テム・メモリ制御装置内の競合する回路を、事実上使用
不能にすることもできる。これは、たとえば、メモリ制
御装置１０５をそのデータ・バス・アービトレータ（Ｄ
ＢＡ）を使用不能にするハードウェアまたはソフトウェ
アとして構成することによって実施できる。あるいはメ
モリ制御装置のＤＢＧ信号を非接続状態のままにするこ
ともでき、その場合、このＤＢＧ信号は、拡張データ・
バス・アービトレータ２０１から取り除かれる。
【００１７】拡張データ・バス・アービトレータ回路２
０１は、様々なバス制御信号を監視し、要求されたデー
タ・バス認可信号ＤＢＧを生成するために状態機械を使
って実施されている。システムの各バス・マスタごとに
１つのＤＢＧ信号を生成しなければならない。バス・マ
スタは、そのバス要求信号ＢＲをアサートすることによ
って、バスを要求することができる。システム・プロセ
ッサ１０１は、バス１０３だけでなく、書戻し可能なＬ
２キャッシュ１０９も要求することができる。対称型多
重処理の場合、複数のプロセッサのうち追加の各プロセ
ッサ（図示せず）がバス１０３を要求できる。高速Ｌ２
ストリーミングは、プロセッサによって開始されるＬ２
からのキャッシュ・ライン読み出しが、別のプロセッサ
によって開始されるＬ２からのキャッシュ・ライン読み
出しの上にパイプライン化されるときだけ行われる。パ
イプライン化されたＬ２読み出しのためのデータ転送
は、待ち状態をはさまずに、最初のＬ２読み出しの直後
に開始することができる。こうするために、拡張データ
・バス・アービトレータ２０１は、最初のＬ２「読み出
し」の最後のデータ・クロックと同時に、プロセッサの
データ・バス認可出力信号ＤＢＧをアサートしなければ
ならない。このＤＢＧ信号は、Ｌ２ストリーミングのた
めの前提条件が全てそろった場合のみ、すなわちプロセ
ッサによって開始されるＬ２からのキャッシュ・ライン
読み出しが、別のプロセッサによって開始されるＬ２か
らのキャッシュ・ライン読み出しの上にパイプライン化
されているときだけ、このようにしてアサートされる。
そうでなければ、プロセッサが指定したプロトコルに違
反し、その結果、不完全なデータ転送やシステム・ハン
グアップを引き起こすことになるからである。
０１は、様々なバス制御信号を監視し、要求されたデー
タ・バス認可信号ＤＢＧを生成するために状態機械を使
って実施されている。システムの各バス・マスタごとに
１つのＤＢＧ信号を生成しなければならない。バス・マ
スタは、そのバス要求信号ＢＲをアサートすることによ
って、バスを要求することができる。システム・プロセ
ッサ１０１は、バス１０３だけでなく、書戻し可能なＬ
２キャッシュ１０９も要求することができる。対称型多
重処理の場合、複数のプロセッサのうち追加の各プロセ
ッサ（図示せず）がバス１０３を要求できる。高速Ｌ２
ストリーミングは、プロセッサによって開始されるＬ２
からのキャッシュ・ライン読み出しが、別のプロセッサ
によって開始されるＬ２からのキャッシュ・ライン読み
出しの上にパイプライン化されるときだけ行われる。パ
イプライン化されたＬ２読み出しのためのデータ転送
は、待ち状態をはさまずに、最初のＬ２読み出しの直後
に開始することができる。こうするために、拡張データ
・バス・アービトレータ２０１は、最初のＬ２「読み出
し」の最後のデータ・クロックと同時に、プロセッサの
データ・バス認可出力信号ＤＢＧをアサートしなければ
ならない。このＤＢＧ信号は、Ｌ２ストリーミングのた
めの前提条件が全てそろった場合のみ、すなわちプロセ
ッサによって開始されるＬ２からのキャッシュ・ライン
読み出しが、別のプロセッサによって開始されるＬ２か
らのキャッシュ・ライン読み出しの上にパイプライン化
されているときだけ、このようにしてアサートされる。
そうでなければ、プロセッサが指定したプロトコルに違
反し、その結果、不完全なデータ転送やシステム・ハン
グアップを引き起こすことになるからである。
【００１８】図６では、例示の技法は、キャッシュ・ス
トリーミング・フラグを「偽」指示に設定する（６０
１）ことによって開始される。次に、処理はプロセッサ
１０１からの転送開始信号ＴＳを探す（６０３）。次い
で、要求された転送情報がキャッシュ・メモリ１０９中
にあるかどうかを判断する（６０５）。ない場合は、図
示の処理は、サイクルの始め６０１に戻って、次のＴＳ
信号を待つ。しかし、要求された転送情報がキャッシュ
・メモリ１０９中に存在する場合（６０５）、処理は、
要求された転送のための最終的転送肯定応答信号ＴＡが
いつ発生したかを判断する（６０７）。先に記したよう
に、この例では、キャッシュの各ラインごとに３２バイ
トの情報があり、しかもデータ・バスの幅が８バイトな
ので、キャッシュからメモリの１ラインを転送するの
に、各々８バイトのブロックが４つ必要になる。この４
つのデータ・セグメントが転送されている間、かつ最終
的データ転送肯定応答信号が感知される（６０７）前
に、プロセッサ１０１によって次の転送開始信号がアサ
ートされたかどうかを検査する（６０９）ことによって
続行する。アサートされていない場合は、最終的データ
転送肯定応答信号ＴＡを引き続き検査する。しかしキャ
ッシュからデータを転送している間に、プロセッサ１０
１がパイプライン化された転送信号ＴＳをアサートした
場合（６０９）、そのデータがキャッシュ・メモリの中
にあるかどうかを判断し（６１１）、ある場合は、キャ
ッシュ・ストリーミング・フラグを「真」にセットし、
最終的データ転送肯定応答信号の検査に戻る（６０
７）。キャッシュのそのラインから読み出さる４つの８
バイト・ブロックのうちの最終ブロックの最後のデータ
転送が転送されたとき、処理は、ストリーミング・フラ
グを検査し（６１５）、ストリーミング・フラグがセッ
トされている場合、キャッシュからの逐次データ転送の
間に待ち状態が入ることなく、次のパイプライン化され
たデータ転送を開始する（６１７）。
トリーミング・フラグを「偽」指示に設定する（６０
１）ことによって開始される。次に、処理はプロセッサ
１０１からの転送開始信号ＴＳを探す（６０３）。次い
で、要求された転送情報がキャッシュ・メモリ１０９中
にあるかどうかを判断する（６０５）。ない場合は、図
示の処理は、サイクルの始め６０１に戻って、次のＴＳ
信号を待つ。しかし、要求された転送情報がキャッシュ
・メモリ１０９中に存在する場合（６０５）、処理は、
要求された転送のための最終的転送肯定応答信号ＴＡが
いつ発生したかを判断する（６０７）。先に記したよう
に、この例では、キャッシュの各ラインごとに３２バイ
トの情報があり、しかもデータ・バスの幅が８バイトな
ので、キャッシュからメモリの１ラインを転送するの
に、各々８バイトのブロックが４つ必要になる。この４
つのデータ・セグメントが転送されている間、かつ最終
的データ転送肯定応答信号が感知される（６０７）前
に、プロセッサ１０１によって次の転送開始信号がアサ
ートされたかどうかを検査する（６０９）ことによって
続行する。アサートされていない場合は、最終的データ
転送肯定応答信号ＴＡを引き続き検査する。しかしキャ
ッシュからデータを転送している間に、プロセッサ１０
１がパイプライン化された転送信号ＴＳをアサートした
場合（６０９）、そのデータがキャッシュ・メモリの中
にあるかどうかを判断し（６１１）、ある場合は、キャ
ッシュ・ストリーミング・フラグを「真」にセットし、
最終的データ転送肯定応答信号の検査に戻る（６０
７）。キャッシュのそのラインから読み出さる４つの８
バイト・ブロックのうちの最終ブロックの最後のデータ
転送が転送されたとき、処理は、ストリーミング・フラ
グを検査し（６１５）、ストリーミング・フラグがセッ
トされている場合、キャッシュからの逐次データ転送の
間に待ち状態が入ることなく、次のパイプライン化され
たデータ転送を開始する（６１７）。
【００１９】本発明の方法および装置について、本明細
書に開示した好ましい実施形態に関して説明した。本明
細書では、本発明の実施形態について詳細に示し説明し
たが、当分野の技術者であれば、そのいくつかの変形形
態だけでなく、本発明の教示を取り入れた他の多数の様
々な実施形態が容易に構成でき、ＣＰＵや他のシステム
集積回路またはチップ中に含めたり統合したりすること
もできるであろう。従って、本発明は、本明細書に示し
た特定の形式に限定されるものではなく、逆に、本発明
の精神と範囲に正当に含まれる、代替形態、変更形態、
同等物をもカバーするものである。
書に開示した好ましい実施形態に関して説明した。本明
細書では、本発明の実施形態について詳細に示し説明し
たが、当分野の技術者であれば、そのいくつかの変形形
態だけでなく、本発明の教示を取り入れた他の多数の様
々な実施形態が容易に構成でき、ＣＰＵや他のシステム
集積回路またはチップ中に含めたり統合したりすること
もできるであろう。従って、本発明は、本明細書に示し
た特定の形式に限定されるものではなく、逆に、本発明
の精神と範囲に正当に含まれる、代替形態、変更形態、
同等物をもカバーするものである。
【００２０】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００２１】（１）情報処理システムで使用されるアー
ビトレーション回路であって、前記情報処理システムは
バス、キャッシュ・メモリおよびプロセッサを含み、前
記キャッシュ・メモリと前記プロセッサが前記バスに結
合されており、前記アービトレーション回路は、前記バ
スに結合され、前記情報処理システムのカウント状況を
表すカウント出力信号を提供するように選択的に動作可
能である第１の回路装置と、前記バスに結合され、前記
キャッシュ・メモリのストリーミング状態を表すストリ
ーミング出力信号を提供するように選択的に動作可能で
ある第２の回路装置と、前記バスに結合され、前記カウ
ント出力信号と前記ストリーミング出力信号に応答し
て、データ・バス認可信号を選択的に提供する第３の回
路装置とを備え、前記データ・バス認可信号は前記キャ
ッシュ・メモリに結合され、前記キャッシュ・メモリは
前記データ・バス認可信号に応答してキャッシュ・スト
リーミング状況を可能にし、前記キャッシュ・メモリは
前記ストリーミング状況において、待ち状態を介在させ
ずに前記キャッシュ・メモリからの逐次情報の転送を行
うのに有効となることを特徴とする、アービトレーショ
ン回路。 （２）前記第１、第２、および第３の回路装置が状態機
械であることを特徴とする、上記（１）に記載のアービ
トレーション回路。 （３）前記第３の回路装置がさらに制御状況出力信号を
提供するように選択的に動作可能であり、前記制御状況
出力信号が前記第１の回路装置の入力端子に印加される
ことを特徴とする、上記（１）に記載のアービトレーシ
ョン回路。 （４）前記第３の回路装置がさらにバス状況出力信号を
提供するように選択的に動作可能であり、前記バス状況
出力信号が前記第２の回路装置の入力端子に印加される
ことを特徴とする、上記（１）に記載のアービトレーシ
ョン回路。 （５）プロセッサ装置と、前記プロセッサ装置に接続さ
れたバス・システムと、前記バス・システムに結合され
たキャッシュ・メモリと、前記バス・システムに結合さ
れたアービトレーション回路とを備える情報処理システ
ムであって、前記アービトレーション回路がさらに、前
記バスに結合され、前記情報処理システムのカウント状
況を表すカウント出力信号を提供するように選択的に動
作可能である第１の回路装置と、前記バスに結合され、
前記キャッシュ・メモリのストリーミング状況を表すス
トリーミング出力信号を提供するように選択的に動作可
能である第２の回路装置と、前記バスに結合され、前記
カウント出力信号と前記ストリーミング出力信号に応答
してデータ・バス認可信号を選択的に提供する第３の回
路装置とを備え、前記データ・バス認可信号は前記キャ
ッシュ・メモリに結合され、前記キャッシュ・メモリは
前記データ・バス認可信号に応答してキャッシュ・スト
リーミング状況を可能にし、前記キャッシュ・メモリは
前記ストリーミング状況において、待ち状態を介在させ
ずに前記キャッシュ・メモリからの逐次情報の転送を行
うのに有効となることを特徴とする情報処理システム。 （６）前記第１、第２および第３の回路装置が状態機械
であることを特徴とする、上記（５）に記載の情報処理
システム。 （７）前記第３の回路装置がさらに制御状況出力信号を
提供するように選択的に動作可能であり、前記制御状況
出力信号が前記第１の回路装置の入力端子に印加される
ことを特徴とする上記（５）に記載の情報処理システ
ム。 （８）前記第３の回路装置がさらにバス状況出力信号を
提供するように選択的に動作可能であり、前記バス状況
出力信号が前記第２の回路装置の入力端子に印加される
ことを特徴とする、上記（５）に記載の情報処理システ
ム。 （９）最初のデータ要求に応答して、キャッシュ・メモ
リからデータを要求する装置へ最初のデータ・ブロック
の最初の転送を行うステップと、前記最初のデータ要求
に引き続き、前記データ要求装置から第２のデータ要求
に従って要求された第２のデータ・ブロックが、前記キ
ャッシュ・メモリに存在するかどうか判断するステップ
と、第２のデータ要求に応答して、前記キャッシュ・メ
モリから前記データ要求装置へ前記第２のデータ・ブロ
ックの第２の転送を行うステップと、前記最初のデータ
・ブロックの前記最初の転送に続き、前記最初の転送と
前記第２の転送の間に待ち状態を入れずに、前記第２の
データ・ブロックの前記第２の転送を始めるタイミング
をとるステップとを含む方法。
ビトレーション回路であって、前記情報処理システムは
バス、キャッシュ・メモリおよびプロセッサを含み、前
記キャッシュ・メモリと前記プロセッサが前記バスに結
合されており、前記アービトレーション回路は、前記バ
スに結合され、前記情報処理システムのカウント状況を
表すカウント出力信号を提供するように選択的に動作可
能である第１の回路装置と、前記バスに結合され、前記
キャッシュ・メモリのストリーミング状態を表すストリ
ーミング出力信号を提供するように選択的に動作可能で
ある第２の回路装置と、前記バスに結合され、前記カウ
ント出力信号と前記ストリーミング出力信号に応答し
て、データ・バス認可信号を選択的に提供する第３の回
路装置とを備え、前記データ・バス認可信号は前記キャ
ッシュ・メモリに結合され、前記キャッシュ・メモリは
前記データ・バス認可信号に応答してキャッシュ・スト
リーミング状況を可能にし、前記キャッシュ・メモリは
前記ストリーミング状況において、待ち状態を介在させ
ずに前記キャッシュ・メモリからの逐次情報の転送を行
うのに有効となることを特徴とする、アービトレーショ
ン回路。 （２）前記第１、第２、および第３の回路装置が状態機
械であることを特徴とする、上記（１）に記載のアービ
トレーション回路。 （３）前記第３の回路装置がさらに制御状況出力信号を
提供するように選択的に動作可能であり、前記制御状況
出力信号が前記第１の回路装置の入力端子に印加される
ことを特徴とする、上記（１）に記載のアービトレーシ
ョン回路。 （４）前記第３の回路装置がさらにバス状況出力信号を
提供するように選択的に動作可能であり、前記バス状況
出力信号が前記第２の回路装置の入力端子に印加される
ことを特徴とする、上記（１）に記載のアービトレーシ
ョン回路。 （５）プロセッサ装置と、前記プロセッサ装置に接続さ
れたバス・システムと、前記バス・システムに結合され
たキャッシュ・メモリと、前記バス・システムに結合さ
れたアービトレーション回路とを備える情報処理システ
ムであって、前記アービトレーション回路がさらに、前
記バスに結合され、前記情報処理システムのカウント状
況を表すカウント出力信号を提供するように選択的に動
作可能である第１の回路装置と、前記バスに結合され、
前記キャッシュ・メモリのストリーミング状況を表すス
トリーミング出力信号を提供するように選択的に動作可
能である第２の回路装置と、前記バスに結合され、前記
カウント出力信号と前記ストリーミング出力信号に応答
してデータ・バス認可信号を選択的に提供する第３の回
路装置とを備え、前記データ・バス認可信号は前記キャ
ッシュ・メモリに結合され、前記キャッシュ・メモリは
前記データ・バス認可信号に応答してキャッシュ・スト
リーミング状況を可能にし、前記キャッシュ・メモリは
前記ストリーミング状況において、待ち状態を介在させ
ずに前記キャッシュ・メモリからの逐次情報の転送を行
うのに有効となることを特徴とする情報処理システム。 （６）前記第１、第２および第３の回路装置が状態機械
であることを特徴とする、上記（５）に記載の情報処理
システム。 （７）前記第３の回路装置がさらに制御状況出力信号を
提供するように選択的に動作可能であり、前記制御状況
出力信号が前記第１の回路装置の入力端子に印加される
ことを特徴とする上記（５）に記載の情報処理システ
ム。 （８）前記第３の回路装置がさらにバス状況出力信号を
提供するように選択的に動作可能であり、前記バス状況
出力信号が前記第２の回路装置の入力端子に印加される
ことを特徴とする、上記（５）に記載の情報処理システ
ム。 （９）最初のデータ要求に応答して、キャッシュ・メモ
リからデータを要求する装置へ最初のデータ・ブロック
の最初の転送を行うステップと、前記最初のデータ要求
に引き続き、前記データ要求装置から第２のデータ要求
に従って要求された第２のデータ・ブロックが、前記キ
ャッシュ・メモリに存在するかどうか判断するステップ
と、第２のデータ要求に応答して、前記キャッシュ・メ
モリから前記データ要求装置へ前記第２のデータ・ブロ
ックの第２の転送を行うステップと、前記最初のデータ
・ブロックの前記最初の転送に続き、前記最初の転送と
前記第２の転送の間に待ち状態を入れずに、前記第２の
データ・ブロックの前記第２の転送を始めるタイミング
をとるステップとを含む方法。
【図１】本発明にしたがって実施されたデータ・バス・
アービトレータ回路とＬ２キャッシュを含むコンピュー
タ・システムの一部分の簡略化したブロック図である。
アービトレータ回路とＬ２キャッシュを含むコンピュー
タ・システムの一部分の簡略化したブロック図である。
【図２】図１に示すデータ・バス・アービトレータ回路
の簡略化したブロック図である。
の簡略化したブロック図である。
【図３】アービトレータ回路に含まれる３つの主要な機
能エンジンを示す、アービトレータ回路のより詳細なブ
ロック図である。
能エンジンを示す、アービトレータ回路のより詳細なブ
ロック図である。
【図４】キャッシュ・ストリーミング技法を実施しない
場合の、様々な信号の相互関係を示す信号タイミング図
である。
場合の、様々な信号の相互関係を示す信号タイミング図
である。
【図５】キャッシュ・ストリーミング技法を実施した場
合の、様々な信号の相互関係を示す信号タイミング図で
ある。
合の、様々な信号の相互関係を示す信号タイミング図で
ある。
【図６】本明細書に開示した方法に従って実施された例
示的な処理の流れを示す流れ図である。
示的な処理の流れを示す流れ図である。
１０１ ＣＰＵ（中央演算処理装置） １０３ ローカル・バス １０５ バス・ブリッジ（メモリ制御装置） １０７ ＰＣＩバス １０９ レベル２キャッシュ・メモリ（Ｌ２キャッシュ
・メモリ） １１１ データ・バス・アービトレータ回路 ３０１ 転送肯定応答状態機械 ３０３ 制御状態機械 ３０５ Ｌ２ストリーミング検出状態機械
・メモリ） １１１ データ・バス・アービトレータ回路 ３０１ 転送肯定応答状態機械 ３０３ 制御状態機械 ３０５ Ｌ２ストリーミング検出状態機械
Claims (9)
- 【請求項１】情報処理システムで使用されるアービトレ
ーション回路であって、前記情報処理システムはバス、
キャッシュ・メモリおよびプロセッサを含み、前記キャ
ッシュ・メモリと前記プロセッサが前記バスに結合され
ており、 前記アービトレーション回路は、 前記バスに結合され、前記情報処理システムのカウント
状況を表すカウント出力信号を提供するように選択的に
動作可能である第１の回路装置と、 前記バスに結合され、前記キャッシュ・メモリのストリ
ーミング状態を表すストリーミング出力信号を提供する
ように選択的に動作可能である第２の回路装置と、 前記バスに結合され、前記カウント出力信号と前記スト
リーミング出力信号に応答して、データ・バス認可信号
を選択的に提供する第３の回路装置とを備え、 前記データ・バス認可信号は前記キャッシュ・メモリに
結合され、前記キャッシュ・メモリは前記データ・バス
認可信号に応答してキャッシュ・ストリーミング状況を
可能にし、前記キャッシュ・メモリは前記ストリーミン
グ状況において、待ち状態を介在させずに前記キャッシ
ュ・メモリからの逐次情報の転送を行うのに有効となる
ことを特徴とする、アービトレーション回路。 - 【請求項２】前記第１、第２、および第３の回路装置が
状態機械であることを特徴とする、請求項１に記載のア
ービトレーション回路。 - 【請求項３】前記第３の回路装置がさらに制御状況出力
信号を提供するように選択的に動作可能であり、前記制
御状況出力信号が前記第１の回路装置の入力端子に印加
されることを特徴とする、請求項１に記載のアービトレ
ーション回路。 - 【請求項４】前記第３の回路装置がさらにバス状況出力
信号を提供するように選択的に動作可能であり、前記バ
ス状況出力信号が前記第２の回路装置の入力端子に印加
されることを特徴とする、請求項１に記載のアービトレ
ーション回路。 - 【請求項５】プロセッサ装置と、 前記プロセッサ装置に接続されたバス・システムと、 前記バス・システムに結合されたキャッシュ・メモリ
と、 前記バス・システムに結合されたアービトレーション回
路とを備える情報処理システムであって、 前記アービトレーション回路がさらに、 前記バスに結合され、前記情報処理システムのカウント
状況を表すカウント出力信号を提供するように選択的に
動作可能である第１の回路装置と、 前記バスに結合され、前記キャッシュ・メモリのストリ
ーミング状況を表すストリーミング出力信号を提供する
ように選択的に動作可能である第２の回路装置と、 前記バスに結合され、前記カウント出力信号と前記スト
リーミング出力信号に応答してデータ・バス認可信号を
選択的に提供する第３の回路装置とを備え、 前記データ・バス認可信号は前記キャッシュ・メモリに
結合され、 前記キャッシュ・メモリは前記データ・バス認可信号に
応答してキャッシュ・ストリーミング状況を可能にし、
前記キャッシュ・メモリは前記ストリーミング状況にお
いて、待ち状態を介在させずに前記キャッシュ・メモリ
からの逐次情報の転送を行うのに有効となることを特徴
とする情報処理システム。 - 【請求項６】前記第１、第２および第３の回路装置が状
態機械であることを特徴とする、請求項５に記載の情報
処理システム。 - 【請求項７】前記第３の回路装置がさらに制御状況出力
信号を提供するように選択的に動作可能であり、前記制
御状況出力信号が前記第１の回路装置の入力端子に印加
されることを特徴とする請求項５に記載の情報処理シス
テム。 - 【請求項８】前記第３の回路装置がさらにバス状況出力
信号を提供するように選択的に動作可能であり、前記バ
ス状況出力信号が前記第２の回路装置の入力端子に印加
されることを特徴とする、請求項５に記載の情報処理シ
ステム。 - 【請求項９】最初のデータ要求に応答して、キャッシュ
・メモリからデータを要求する装置へ最初のデータ・ブ
ロックの最初の転送を行うステップと、 前記最初のデータ要求に引き続き、前記データ要求装置
から第２のデータ要求に従って要求された第２のデータ
・ブロックが、前記キャッシュ・メモリに存在するかど
うか判断するステップと、 第２のデータ要求に応答して、前記キャッシュ・メモリ
から前記データ要求装置へ前記第２のデータ・ブロック
の第２の転送を行うステップと、 前記最初のデータ・ブロックの前記最初の転送に続き、
前記最初の転送と前記第２の転送の間に待ち状態を入れ
ずに、前記第２のデータ・ブロックの前記第２の転送を
始めるタイミングをとるステップとを含む方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/829,554 US6009482A (en) | 1997-03-28 | 1997-03-28 | Method and apparatus for enabling cache streaming |
| US08/829554 | 1997-03-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10320348A true JPH10320348A (ja) | 1998-12-04 |
Family
ID=25254841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10066393A Pending JPH10320348A (ja) | 1997-03-28 | 1998-03-17 | キャッシュ・ストリーミングを可能にするための方法および装置 |
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|---|---|
| US (1) | US6009482A (ja) |
| JP (1) | JPH10320348A (ja) |
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