JPS635444A - マイクロプロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロプロセッサに関し、特にマイクロプ
ロセッサの高速化において、負荷の大きな信号の変化を
高速に伝達してシステムの処理速度を向上させるのに好
適なマイクロプロセッサに関するものである。

〔従来の技術〕

従来、マイクロプロセッサの外部に設けられたメモリ管
理機構等にアドレスの発生を早めに知らせる方法として
、モトローラ社の３２ビットマイクロプロセッサＭＣ６
８０２０のユーザーズマニュアルによれば、プロセッサ
内部においてアドレスの発生と同時にＥＣ５（Ｅｘｔｅ
ｒｎａｌ　Ｃｙｃｌｅ　５ｔａｒｔ）と呼ばれる信号を
出力する方法がある。アドレス信号は通常多数のチップ
に供給されるので負荷が重く低速であるが、ＥＣ３信号
はメモリ管理機構にしか接続されないため、負荷が軽く
高速に到達する。従って、メモリ管理機構の側ではＥＣ
５信号を見ることによってあらかじめアドレスの到達を
知ることができ、受入れ準備に入ることができるため、
アドレス変換等の処理を高速化することができる。

〔発明が解決しようとする問題点〕

しかしながら、上記従来の方法では、アドレス入力の受
入れ準備まではできてもアドレス自体は重い負荷のため
に遅くなってしまい、クロック周波数の向上やメモリの
高速化によりシステム全体の性能を上げようとする場合
には、アドレス自体の遅れがシステム性能を大きく低下
させてしまうという問題がある。

本発明の目的は、このような従来の問題を解決し、アド
レス信号の遅れによるシステム性能の低下を避けること
のできるマイクロプロセッサを提供することにある。

〔問題点を解決するための手段〕

上記問題点を解決するため１本発明では、アドレス信号
出力線を有するプロセッサにおいて、アドレス信号が１
つないし数個前のアドレスと等しいか否かを比較し、該
比較結果を示す１ないし数本のアドレス情報線を設け、
該アドレス情報線をアドレス信号とは別にメモリ管理機
構にのみ接続することに特徴がある。

〔作用〕

アドレス情報線は、次のアドレスがその１つ前のアドレ
スと同じか、その２つ前のアドレスと同じか、あるいは
全く新しいアドレスが等のアドレス情報をメモリ管理機
構に知らせる。この線は負荷が軽いので高速に伝えられ
る。また、次のアドレスが１ないし数個前までのアドレ
スと同じであれば、これらのアドレスをメモリ管理機構
内に一時的に蓄わえておき、これを読出すことによって
さらにメモリ管理機構内でのアドレス変換を高速化でき
る。さらに、アドレス情報線は専用線であるので、小振
幅動作あるいは電流駆動型の動作をさせることによって
より高速化することも可能である。

このようにして、アドレスに関する情報を高速に伝達し
、場合によっては、その信号がきたときには、メモリ管
理機構内で高速読出しするように構成することも可能で
あるため、システムの高速化に効果が大きい。

〔実施例］ 以下、本発明の一実施例を、図面により詳細に説明する
。

第１図は、本発明の一実施例を示すマイクロコンピュー
タシステムの構成図である。

第１図において、１はマイクロプロセッサ、２はアドレ
ス線、３は本発明の特徴的なアドレス情報線、４はメモ
リ管理機構、６は物理アドレス線、７は主メモリ、８は
メモリ、９はコプロセッサである。

マイクロプロセッサ１から出力されたアドレス信号線２
はメモリ管理機構４およびメモリ８．コプロセッサ９等
の装置に供給される。メモリ管理機構４に入ったアドレ
ス線２はアドレス変換されて物理アドレス！ａ６となり
、主メモリ７をアクセスする。そこで、システム性能向
上のためにはメモリ管理機構４におけるアドレス変換時
間を短縮することが重要である。アドレス線２は多数の
装置に供給され負荷が大きい。そこで１本実施例では、
アドレス情報線３を別途設ける。アドレス情報＃！３は
アドレス線２に比べて負荷が軽いので高速に伝達される
。また、本数も１ないし数本程度とアドレス線２に比べ
はるかに少ないのでメモリ管理機構４内における処理も
高速化される。

第２図は、アドレス情報線３の情報内容の例である。第
２図（ａ）は１本の場合である。ここでは、アドレス情
報縁３がハイレベル（“Ｈ”）かローレベル（Ｌ”）か
で、今出力されつつあるアドレス線２が前のアドレスと
異なるか等しいかを示す。

すなわち、′Ｈ″のときは前のアドレスと異なることを
示し、′Ｌ”のときは１つ前のアドレスと同じことを示
している。この情報を用いる場合、別途アドレス情報＃
１３に信号をのせたことを示す信号が必要である。第２
図（ｂ）はアドレス情報線３をＳＯと５１の２本にし、
ＳＯを信号をのせたかどうかを示す線として使っている
。Ｓｌは（ａ）のＳと同じ意味である。この場合、メモ
リ管理機構４はＳＯが“Ｌ″である時の５１を見て判定
を行う。すなわち、ＳＯが“Ｈ”のときはアドレス情報
なし、ｓ　ｏ　ｈ（Ｌ”で５１が“Ｈ″のときは前のア
ドレスと異なることを示し、Ｓｏ、ＳＬともに“Ｌ”の
ときは１つ前のアドレスと同じことを示す。第２図（Ｃ
）は２本のアドレス情報線３をエンコードして使ってい
る。すなわち、Ｓｏと８１がともに“Ｈ”のときアドレ
ス情報なし、つまりアドレスは出力されていないことを
示す、そして他の３種類で前のアドレスと異なるか（Ｓ
ｏが“Ｈ”でＳＬがＬ″）、１つ前のアドレスと同じか
ぐＳＯが“Ｌ”で８１がＨ”）、２つ前のアドレスと同
じか（Ｓｏ、Ｓｌともに“Ｌ”）を示す。

第２図（ｄ）は（ｂ）の拡張であり、Ｓｏが“Ｌ”のと
きＳｌとＳ２の２本で４通りの情報を送り出している。

すなわち、ＳＯが“Ｈ″のときはアドレス情報なし、Ｓ
Ｏが“Ｌ”で８１が”Ｈ”、５２″Ｈ″のときは前のア
ドレスと異なることを示し、Ｓｏが“Ｌ″で８１が“Ｈ
″、５２″Ｌ”のときは１つ前のアドレスと同じ、ＳＯ
がＬ′で８１が“Ｌ”、５２″Ｈ″のときは２つ前のア
ドレスと同じ、Ｓｏ、ＳＬ、Ｓ２ともに“Ｌ”のときは
３つ前のアドレスと同じことを示す。

このように、アドレス情報ｌｌＡ３の使い方は（ａ）〜
（ｃ）のいずれかを基本として拡張することができる。

第３図は、マイクロプロセッサ１のアドレス情報＃ｉ３
の情報作成回路の一実施例である。

第３図において、３０は出力許可信号３２の指令により
アドレスバッファ３１を介して内部アドレスがアドレス
線２に出力される内部アドレス線、３１は内部アドレス
を一旦格納するアドレスバッファ、３２はアドレス出力
表示信号２１としてプロセッサ１の外部に出力される出
力許可信号、３３は下位ビットを比較しないようにする
ためのマスクレジスタ、３４は１つ前の内部アドレスを
格納するレジスタ、３５は２つ前のアドレスを格納する
レジスタ、３６〜３９はマスクレジスタ３３に設定され
た値によってマスクを行うマスク回路であり、例えば所
定のページ内アドレスについては、比較しないようにす
る働きをする。４０はマスク回路３６と３７の出力を比
較する比較器、４１はマスク回路３８と３９の出力を比
較する比較器、４２は比較器４０または４１の各々の出
力および出力許可信号３２を用いてアドレス情報信号３
を作成するエンコーダである。

第４図は第３図の情報作成回路の動作フローチャートで
ある。以下、第４図のフローチャートに従って第３図の
動作を説明する。

内部アドレス線３０が未確定の間は出力許可信号３２に
より未確定状態であることが示されている。このとき、
アドレス情報線３（Ｓ）にはアドレスなしを示す情報が
出力されている。アドレス情報Ｍ３の内容が、例えば第
２図（ｃ）で示され、かつ、′Ｈ″が′１″に、Ｌ′が
Ｏ”に対応するものとすれば、アドレスなしの状態は５
＝１１で示される（ステップ４０１）、内部アドレス線
３０が確定しくステップ４０２）、出力許可信号３２が
アドレス確定を示すと、内部アドレス線３０はアドレス
バッファ３１を介してアドレス線２に出力され、また出
力許可信号３２もアドレス出力表示信号２１として出力
される。

一方、内部アドレス線３０はマスク回路３６゜３８を経
由して比較器４０．４１にも入力され、レジスタ３４．
３５をマスク回路３７．３９でマスクした結果と比較さ
れる。レジスタ３４には１つ前の内部アドレスが、レジ
スタ３５には２つ前の内部アドレスが入っている。また
マスク回路３６〜３９はマスクレジスタ３３に設定され
たパターンによって入力情報に対するマスクを行い、結
果を出力するものである。ここで、マスクとは、マスク
の対象となる所定のビット出力を強制的に“１”または
“０”のいずれかに固定してしまうことをいう。マスク
をかける目的として、例えば。

アドレス空間すなわちプロセッサがアクセスしうるアド
レスの全集合をページと呼ばれる単位に区切り、メモリ
管理機構４によってページを単位として、プロセッサが
出すアドレスを物理アドレスに変換し、対応づけて管理
するようないわゆるページング機構を持つシステムに適
用することが考えられる。この場合、ページの番号を示
す上位アドレスはメモリ管理機構４での変換対象になる
が、ページ内アドレスを示す下位アドレスは変換の対象
外である。従って、メモリ管理機構４にとっては上位ア
ドレスの一致不−致が重要であって下位アドレスが変化
したかどうかは問題ではない、このような場合、プロセ
ッサ側でページ内アドレスに対応する下位アドレスをマ
スクすることによって比較の対象からはずすようにすれ
ば、ページ内アドレスのみの変化はすべて同一のアドレ
スとして扱うことができる。

比較器４ｏによって一致が検出された場合（ステップ４
０３）、１つ前のアドレスと一致したものとして扱われ
、出力許可信号３２が出力許可を示していれば（ステッ
プ４０４）、アドレス情報線３には５＝０１が表示され
る（ステップ４０５）。

また比較器４１によって一致が検出された場合（ステッ
プ４０６）、２つ前のアドレスと一致したものとして扱
われ、出力許可信号３２が出力許可を示していれば（ス
テップ４ｏ７）、アートレス情報線３には５＝００が表
示される（ステップ４０８）。

比較器４０．４１のいずれとも一致が検出されなかった
場合は（ステップ４０３，４０８）、出力許可信号３２
が出力許可を示していれば（ステップ４０９）、レジス
タ３４．３５の更新が行われる。

すなわち、まず、レジスタ３４の内容がレジスタ３５に
転送される（ステップ４１０）、次に、内部アドレス線
の内容３０がレジスタ３４にセットされる（ステップ４
１１）、また、これらの操作と並行してアドレス情報ｔ
ａ　３には５＝１０が表示され（ステップ４１２）、前
のアドレスとは異なることが示される。これらのアドレ
ス情報作成は、エンコーダ４２によって行われる０以上
の処理をアドレス情報がなくなるまで、すなわち５＝１
１になるまで繰り返す（ステップ４１３，４１４）。

第５図は、第１図におけるメモリ管理機構４の一実施例
である。

第５図において、５１は論理演算回路５２に出力により
アドレス線２の内容を物理アドレスに変換し、変換され
た物理アドレスをセレクタ５６を介して物理アドレス線
６に出力するアドレス変換回路、５２はデコーダ４３か
らのアドレス情報とアドレス出力表示信号２１との論理
演算を行う論理演算回路、５３はアドレス情報線３のア
ドレス情報が前のアドレスと異なるか、１つないし２つ
前のアドレスと同じであるかを示す各々の信号線に分け
るデコーダ、５４は１つ前のアドレスのレジスタ、５５
は２つ前のアドレスのレジスタ、５６はレジスタ５４な
いし５５の出力側を通す動作を行うセレクタである。

第６図は、第５図のメモリ管理機構４の動作フローチャ
ートである。以下、第６図のフローチャートに従って第
５図の動作を説明する。

アドレス情報［３はデコーダ回路５３に入力される。５
＝１１であれば（ステップ６ｏ１）、アドレス情報なし
とみなされ、アドレス情報が来るまで待つことになる。

アドレス情報が５＝１０であれば（ステップ６０２）、
現在のアドレスが前のアドレスと異なることを示し、Ｓ
＝０１または００であれば（ステップ６０３）、１つな
いし２つ前のアドレスと同じであることを示す各々の信
号線がアサートされる。前のアドレスと異なることを示
す信号線がアサートされ、かつアドレス出力表示信号２
１がアサートされているならば、すなわちアドレス出力
が確定しているならば（ステップ６０４）、論理演算回
路５２の出力もアサートされ、アドレス変換回路５１が
起動される（ステップ６０５）。アドレス変換回路５１
はプロセッサからくるアドレス線２の内容とメモリ側に
送出する物理アドレスの対を複数組記憶し、あるいは主
メモリ上の変換テーブルを用いて上記の対を作成する機
能を持ち、アドレス線２の内容から対応する物環アドレ
スへの変換を行うものである。得られた物理アドレスは
セレクタ５６を介して物理アドレス線６に出力される（
ステップ６０６）、−方、１つ前のアドレスを保持して
いるレジスタ５４の内容は２つ前のアドレスのレジスタ
５５に転送され（ステップ６０７）、変換された物理ア
ドレスはレジスタ５４にセットされる（ステップ６０８
）。

−方Ｓ＝０１．すなわち１つ前のアドレスと同じアドレ
スであることが示されている場合（ステップ６０９）、
アドレス変換回路５１は起動されず、１つ前のアドレス
を保持しているレジスタ５４がアクセスされ読出される
。同様に５＝ＯＯすなわち２つ前のアドレスと同じであ
る場合（ステップ６１０）、　　レジスタ５５がアクセ
スされ読出される。セレクタ５６はこれらの場合、レジ
スタ５４．５５の出力を通すように選択されるので、こ
れらの値が物理アドレス線６に出力される。

アドレス情報ＭＡ３はメモリ管理機構４への専用線であ
り、負荷が軽いため、１つないし２つ前のアドレスと同
一であるという情報は高速で伝達される。さらに、メモ
リ管理機構４内においてはアドレス変換回路５１ではな
く専用レジスタ５４゜５５から読出しが行われるため、
物理アドレスが高速に出力される。このようにして１つ
ないし２つ前のアドレスの場合、主メモリ７へのアクセ
スを高速に行うことができる。またプログラムあるいは
データのアドレスに関しては一般に局所性が高いといわ
れている。したがって、現在アクセスしようとしている
アドレスが１つないし２つ前にアクセスしたページに入
っている可能性はかなり高いものと考えられる。このよ
うな点からみても本発明による主メモリアクセスの高速
化の効果は高いものと考えられる。

第７図はアドレス情報線の振幅を小さくした場合の一実
施例である。

振幅縮小回路７１は、アドレス情報線３の振幅をアドレ
ス線２の振幅より小さくする回路である。

また、このように小さな振幅の信号を内部処理可能な大
きさに拡大する振幅拡大回路７２をメモリ管理機構４が
持つ。このようにする目的を説明する。第７　図（ａ　
’）において、アドレス情報線３についている容量７３
は入力および出力のビン容量。

配線容量等の負荷である。容量負荷を持つ信号線に電圧
を印加することは負荷の容量を充放電することである。

すなわち、電圧の変化分×容量値だけの電荷を出し入れ
しなくてはならない、ところで、半導体回路の出力ドラ
イバに流しうる電流は出力ドライバの大きさや半導体内
電源配線の電流容量等によって一定値以下に制限されて
いる。電流Ｘ時間＝電荷であるから、電圧振幅を減らし
て充放電すべき電荷量を減らすことによって時間を小さ
くすることができる。すなわち、遅延時間が小さくなる
。第７図（ｂ）はこの様子を電圧と時間との関係で示し
ている。波形７４は大振幅波形。

波形７５は小振幅波形である。充放電に要する電流はど
ちらもほぼ一定とすればこのことは各々の波形の変化す
る所の傾きがほぼ一定ということに対応する。従って、
波形が変化し始めてから中点に達するまでの時間はいず
れもｔｆ＋　＞　ｔｌｍ　＋　ｔｒ　＋　＞ｔ□となり
、小振幅波形の右が遅延時間を短くできるので、高速化
に適する。

なお、本発明におけるアドレス線２とアドレス情報線３
の関係はこれに限るものではなく、データ線その他の信
号線であってもよい。また、“前と同じアドレス”の意
味が読出し／書込み、特権／非特権の状態をも含んで同
じであるとしてもよい。さらに、これらの付加情報をア
ドレス情報線の中にも同時に持たせることもできる。

〔発明の効果〕

以上説明したように、本発明によれば、前と同じアドレ
スが出現する場合にはアドレス情報を高速に伝達できる
ため、システム性能を向上させることができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すマイクロコンピュータ
のシステム構成図、第２図はアドレス情報線の内容例を
示す図、第３図は第１図のマイクロプロセッサ内の情報
作成回路の一実施例を示す図、第４図は第３図の情報作
成回路の動作フローチャート、第５図は第１図のメモリ
管理機構の−実施例を示す図、第６図は第５図のメモリ
管理機構の動作フロー、チャート、第７図はアドレス情
報の振幅を小さくした場合の一実施例を示す図である。 １：マイクロプロセッサ、２ニアドレス線、３ニアドレ
ス情報線、４・メモリ管理機構、６：物理アドレス線、
７：主メモリ。 特許出願人　株式会社　日　立　製　作　所第　　　　
　１　　　　　図 第　　　２　　　図 （ａ） 圓５Ｉ ＳＯ８ｌ＋氾 第　　　　　４　　　　図 第　　　　　５　　　　　図 第　　　　　６　　　　　図 第　　　　　７　　　　　図 （ａ）

Claims (1)

1. 【特許請求の範囲】 １、アドレス信号出力線を有するプロセッサにおいて、
   アドレス信号が１つないし数個前のアドレスと等しいか
   否かを比較し、該比較結果を示す１ないし数本のアドレ
   ス情報線を設けたことを特徴とするマイクロプロセッサ
   。 ２、上記アドレス信号の比較は、ページ内アドレスに相
   当する下位アドレスを除いて行うことを特徴とする特許
   請求の範囲第１項記載のマイクロプロセッサ。 ３、上記ページ内アドレスに相当する下位アドレスのビ
   ット数は、上記プロセッサ内レジスタによって可変に設
   定可能であることを特徴とする特許請求の範囲第２項記
   載のマイクロプロセッサ。 ４、上記アドレス情報線の振幅範囲は、アドレス信号線
   の振幅範囲より小さいことを特徴とする特許請求の範囲
   第１項記載のマイクロプロセッサ。 ５、上記アドレス情報線には、読出し／書込み、特権／
   非特権などの、アドレス信号線とともに出力される情報
   をも含むことを特徴とする特許請求の範囲第１項記載の
   マイクロプロセッサ。