JPH02118837A - 割込み制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、複数の割込み要因を制御する割込み制御装置
に関し、特にパーソナルコンピュータ等のオプションカ
ードが複数の割込み要因を持ち、本体の割込みに対して
、限られた割込みラインを各要因が共用する場合におけ
る割込み制御装置に関するものである。

〔従来の技術〕

周辺装置からの動作終了信号またはその他の緊急信号を
計算機が受けることにより、計算機が現在実行中のプロ
グラムを中断して、入出力動作へサービスを移す動作を
割込み処理と呼んでいる。

計算機の内部ではプログラムカウンタの動作により、主
記憶装置内のプログラム命令を順次読み出し、これを実
行する。その途中で、入出力装置から割込み信号が入力
すると、実行中のプログラム動作を一旦中止してから、
割込み処理を行う。これは、特定のアドレスに重罰され
ている割込み処理ルーチンに制御を移すことにより行わ
れる。計’Ｅ７−＆’Ｊによっては、この割込みを重複
して受け付け、優先順位の高いものから順次処理するよ
うな方式もある（レベル割込み）。また優先度の低い割
込み要求に対しては、ハードウェア的にこの受け付けを
禁止する方式もある。

ところで、パーソナルコンピュータ等のオプションボー
ドにおいては１本体に対して割込みを行う際に、要因が
異なる割込みごとにこれらを識別できるようにしたい場
合が生じる。このとき１本体側に割込み要求のラインが
複数本用意されていて、これらを自由に使用できる場合
は問題がないが、例えば入出力端子に制限があるため、
用途が予め決められていて、割込み要求ラインとしては
数本しか自由に使用できない場合がある。前述のように
、本体がレベル割込みをサポートするパーソナルコンピ
ュータ等であれば、共通ラインに異なる割込み要求が入
力しても、異なる割込み要求をソフト的にリードするこ
とによりこれを識別できるようにして、異なる割込み要
求のＯＲ論理をとって１本体に入力する方法が知られて
いる（例えば、ＡＴ＆Ｔ／ＲＩＣＯＨ，ＰＳ１５５用５
ＴＡＲＬＡＮボードを参照）。上記Ｒ３１５５用５ＴＡ
ＲＬＡＮの場合には、第４図に示すように。

異なる割込み要因Ａと割込み要因Ｂとが同時、もしくは
重なって発生しても、レベル割込みであるため、割込み
Ａと割込みＢのＯＲをとって本体への割込みを行う。そ
して、本体の処理を中断して割込みＡの処理を行い、処
理終了後にその割込み要求ラインをクリアしても、他方
の割込み要求Ｂがアクティブであるため１次に割込みＢ
の処理を行った後、本体の処理に戻っている。しかし、
第４図の最下段に示すように、本体がエツジ割込みのみ
をサポートするパーソナルコンピュータ等である場合に
は、要因Ａの割込みが発生すると、そのエツジで割込み
Ａの処理を行うが、その処理の途中で割込みＢの要求が
発生しても、既に本体への割込みラインがＨレベルとな
っているため、再度エツジを発生できず、そのために割
込みＢの処理をせずに、本体の処理に戻ってしまう。

〔発明が解決しようとする課題〕

このように、従来、本体がエツジ割込みのみをサポート
するパーソナルコンピュータ等では、同時あるいは重な
って発生した複数の割込み要求を全て処理できないので
、単独の割込みしか発生しないようにしていた（例えば
、ＰＣ９８用５ＴＡＲＬＡＮの場合には、単独割込みと
している）。

しかし、単独の割込みしか発生しないようにしたパーソ
ナルコンピュータ等では、１つの割込み処理に時間がか
かると、他の割込みができないため、入出力動作に遅延
が生じてしまい、操作性が低下し、ユーザが使い落くな
るという問題がある。

本発明の目的は、このような従来の課題を解決し、本体
の割込みモードに関係なく、限られた割込みラインに異
なる要因を持つ複数の割込み要求を出すことができ、極
めて操作性のよい割込み制御装置を提供することにある
。

〔課題を解決するための手段〕

上記目的を達成するため、本発明の割込み制御装置は、
パーソナルコンピュータを含む機器に接続されたオプシ
ョンカードにより、」〕記パーソナルコンピュータの本
体に対して処理要求を出力する割込み制御装置において
、要因の異なる複数の割込みをマスクするゲート回路と
、該ゲート回路を制御する割込み先着判断回路とを有し
、該割込み先着判断回路はある先着の割込み要因が発生
した際に、該割込み要因を上記本体に入力させるととも
に、他の割込み要因マスク信号を有効にして上記ゲート
回路で他の割込みを待機させ、上記先着の割込み要因の
上記本体でのサービスが終了した時点で、他の割込み要
因マスク信号を無効にして、他の割込み要因を受け付け
ることに特徴がある。

〔作　　用〕

本発明においては、パーソナルコンピュータ等のオプシ
ョンカードにより、本体のパーソナルコンピュータに対
して異なる要因の割込み処理要求を同時ないし重複して
出すことができるようにしている。この場合、パーソナ
ルコンピュータのオプションカードに複数の割込み要因
が重複して入力しても、先着のものだけを入力させ、他
を待機させる機能を内蔵しておき、本体への割込みに対
してこのオプションカードを使用することにより、限ら
れた割込みラインを各要因が共用する場合の制御を可能
にしている。従って、エツジ割込みやレベル割込み等の
割込みモードに依存することなく、限られたラインに複
数の割込み要求を出すことができる。また本体が既に利
用している割込みの環境を変更することなく、非常に簡
単にアプリケーションの開発を行うことができる。さら
に、パーソナルコンピュータ等のオプションボードの多
機能化も実現できる。

〔実施例〕

以下１本発明の実施例を、図面により詳細に説明する。

第１図は、本発明の一実施例を示す割込み制御装置のブ
ロック図である。

第１図において、１１．１２はそれぞれ割込み要因Ａお
よび割込み要因Ｂを発生するブロック、１３は割込み要
因Ａ、Ｂのうちどちらが先着であるかを判断するための
割込み先着判断回路、１４は割込み要因を読み出すため
の割込み要因ステータス、１５はクロック発生回路、１
６．１７はそれぞれ割込み要因マスクゲートである。

本発明の割込み制御装置は、パーソナルコンピュータ等
の本体の前段に配置されており、要因の異なる複数の割
込みが同時または重複して入力しても、それらの中の先
着を判断して、これを選択し本体に割込みを行う機能を
備えている。

割込み要因Ａと割込み要因Ｂとは、各々独立しており、
相異なる割込み要因を発生する。例えば、５ＴＡＲＬＡ
Ｎにおいては、ＬＡＮコントローラからの割込みと、イ
ンターバルタイマからの割込みとがある。これらの割込
み要因発生ブロック１１．１２は、割込み要因が発生し
た際に、それぞれ要求をクリアすることができる割込み
要因Ａクリア端子と割込み要因Ｂクリア端子とを備えて
いるにれらのクリア信号は、パーソナルコンピュータの
本体から出力される。これらのブロック１１．１２から
の出力はそれぞれ要因Ａマスクゲート１６と要因Ｂマス
クゲート１７に入力されるとともに、要因Ａマスク信号
と要因Ｂマスク信号もマイクゲート１６，１７の他の入
力端子からに入力される。要因Ａマスク信号がＨレベル
のときには割込み要因Ａがゲート１６を通過し、要因Ｂ
マスク信号がＨレベルのときには割込み要因Ｂがゲート
１７を通過する。要因ＡまたはＢが先着で入力すると、
他方の要因のマスク信号がＬレベルとなる。割込み先着
判断回路１３は、マスクゲート１６，１７から出力され
てくる信号■、■を。

クロック発生回路１５からのクロック信号に同期してサ
ンプリングする。また、割込み先着判断回路１３は、ゲ
ート１６．１７からの出力信号■。

■のＯＲをとって、本体に対する割込み信号を生成する
。また、割込み要因ステータス１４は、マスクゲート１
６，１７の出力が入力され、本体からの割込み要因リー
ド信号によりその内容が読み出される。

第２図は、第１図における信号タイミングチャートであ
る。

第２図では、第１図中のマスクゲート１６，１７の各ピ
ン■〜・つと１本体への割込み信号■の関係を示してい
る。ここでは、先ず割込み要因Ａが発生し、次にその処
理中に割込み要因Ｂが発生した場合を示す。最初は、割
込み要因Ａ２割込み要因Ｂともに要求を発生していない
状態であり、このときパーソナルコンピュータの本体は
本体専用の処理を実行している。また、このときには、
要因Ａマスク、要因ＢマスクともにＨレベルであり、マ
スクされていない状態になるように、割込み先着判断回
路１３から信号が出力されている。

次に、割込み要因Ａが割込み要求を発生した場合、要因
Ａマスク信号はマスクされていないため、出力・′■は
Ｈレベルとなり、割込み先着判断回路１３に入力する。

先着判断回路１３は、端子■からの入力信号をクロック
に同期してサンプリングし、要因Ｂマスク■をＨレベル
からＬレベルに変化させ、割込み要因Ｂブロック１２か
らの割込み要求を先着判断回路１３に入力されないよう
にする。また１本体への割込みは入力（のと（ΦのＯＲ
をとったもので、信号１のによりエツジ割込みが発生し
たことを本体に知らせろ。

これにより、本体はエツジ割込みを受け、割込み処理ル
ーチンを実行する。割込み処理ルーチンでは、先ず割込
み要因が何であるかを判断するために、割込み要因ステ
ータス１４をリードする。

この場合、要因Ａであるため、要因Ａに対する処理を実
行する。この間、割込み要因Ｂより割込みが発生しても
、つまり信号■がＨレベルになっても、マスクされてい
るため、割込み先着判断回路１３には信号■は入力され
ない。

次に、要因Ａの割込み処理が終了すると、割込み要因Ａ
クリア信号を本体よりブロック１１に出力する。

第３図は、割込み要因をクリアするまでの動作フローチ
ャートである。

第３図に示すように、ある要因の割込みが発生すると、
他方の割込み要因マスクを出力するとともに１割込みス
テータスをリードしくステップ１０１）、割込み要因が
どちらであるかを判断する（ステップ１０２）。要因Ａ
であれば１割込み要因Ａの処理を実行しくステップ１０
３）、終了したならば、割込み要因Ａクリア信号を出力
する（ステップ１０４）。また、要因Ｂであれば、割込
み要因Ｂの処理を実行しくステップ１０５）、終了した
ならば１割込み要因Ｂクリア信号を出力する（ステップ
１０６）。このようにして、割込み処理を終了する（ス
テップ１０７）。

第２図に戻り、割込み要因Ａクリア信号を出力すると、
マスクゲート１６の入力信号■はＨレベルからＬレベル
となり、ゲート出力信号■も同じようにＨレベルからＬ
レベルに変化して、割込み先着判断回路１３に入力する
。割込み先着判断回路１３は、クロックに同期してサン
プリングし、要因Ｂマスク信号■をＬレベルからＨレベ
ルに変化させることにより、割込み要因Ｂからの割込み
要求を割込み先着判断回路１３に入力できるようにする
。このとき、本体への割込み信号■は、信号■と同じく
ＨレベルからＬレベルに変化して、次の割込みが発生で
きるようにアイドル状態となる。

次に、要因Ｂマスク信号■がＬレベルからＨレベルにな
ると、それまでマスクされていた割込み要因Ｂブロック
１２からの割込み信号■がゲート１７を通過し、出力信
号■をＨレベルとして１割込み先着判断回路１３に入力
する。割込み先着判断回路１３は、前と同じように、ク
ロックに同期してサンプリングを行い、クロックに同期
して要因Ａマスク信号■をＨレベルからＬレベルに変化
させ、割込み要因Ａからの割込み要求を割込み先着判断
回路１３に入力できないようにする。

このとき１本体への割込み信号■は出力■と（ΦのＯＲ
Ｂとって、Ｌレベルから■］レベルに変化し、エツジ割
込みが発生したことを本体に知らせる。

次に、本体は、前回と同じように割込み処理ルーチンを
実行して、割込み要因ステータス１４をリードすること
により要因を調べ、その要因に対応する処理を行う。割
込みＢの処理が終了すると、割込み要因Ｂクリア信号を
本体より出力する。これにより、マスクゲート１７の入
力■および出力（ΦはＩ（レベルからＬレベルとなり１
割込み先着判断回路１３に入力する。割込み先着判断回
路１３は、クロックに同期して入力■をサンプリングし
、要因ＡマスクをＬレベルからＨレベルに変化させ。

割込み要因Ａからの割込み要求を割込み先着判断回路１
３に入力できるようにする。第２図では、要因Ｂの割込
みの後、要因Ａの割込みはないため、本体の処理に移る
。

このように、本実施例では、割込み要因をマスクするゲ
ー１−１６．１７と、それを制御する割込み先着判断回
路１３とを設け、ある割込みが発生した時点で他の割込
みをマスクして、先に発生した割込みのサービスが終了
するまで待機させ、サービスが終った時点で、本体への
割込みを一旦アイドルにしてから、他の割込みを受け付
けるようにしている。それにより、１本のエツジ割込み
ラインに対して複数の割込み要因を持たせることが可能
となる。

第５図は、本発明の一実施例を示すパーソナルコンピュ
ータ用通信オプションボードの構成図である。

第５図において、５３が本発明に相当する割込み制御装
置、５２はタイマー割込み回路、５１はＬＡＮのコント
ローラを構成するＣＰＵ、６６は１６ＭＨｚのクロック
発振回路、５４はメモリアドレスデコーダ、５６はシェ
アー上ＲＡＭコントローラ、５７はシェアードＲＡＭ、
５５．５８は一方面ドライバ、６５は両方向ドライバ、
５９はラッチ回路、６０はＩ１０アドレスデコーダ、６
１はＰＲＯＭ、６２はステータス回路、６３はアクティ
ブ番号レジスタ、６４はデコーダである。

シェアードＲＡＭ５７およびｌ１０５１をアクセスする
ため、アドレスはドライバ５５．５８を経由して、また
データはドライバ６５を経由して。

それぞれＲＡＭ５７およびローカルコントローラ。

５１に送られる。また、メモリリード、ライト信号はメ
モリアドレスデコーダ５４を経由し、Ｉ１０リード、ラ
イト信号はＩ１０アドレスデコーダ６０を経由して、そ
れぞれＲＡＭ５７およびローカルコントローラ５１に送
られる。シェアードＲＡＭ５７は５本体ＣＰＵとローカ
ルコントローラ５１の両方からアクセスされるように、
２つに分割されている。

第５図においては、割込み要因Ａとしてタイマー割込み
５２からのＴＭＲＩＮＴが１割込み要因Ａクリア信号と
してＴＭＲＣが、また割込み要因Ｂとしてローカルコン
トローラ５１からの割込み信号５８６ＩＮＴが、割込み
要因Ｂクリア信号としてＣＡ倍信号５それぞれ使用され
ている。

第６図は、第５図における割込み制御の遷移図である。

各ステートの出力は、本体への割込み信号、各要因のス
テータス信号になっている。

先ず、　ＳＯ（ステータスＯ）はアイドル状態であって
、各要因のステータスはＬレベル、本体への割込みもＬ
レベルとなっている。この時点で。

ＩＮＴ５８６より割込み要求があると、Ｓｌに遷移し、
５８６ステータスをトＩレベル、本体への割込みをＨレ
ベルにする１次に、割込み要因クリア信号に相当するＣ
Ａをサンプルし、ＣＡがＨレベルになればＳ２に遷移す
る。Ｓ２では、５８６ステータスをＨレベル、本体への
割込みをＨレベルにする６次に、ＩＮＴ５８ｅの信号を
サンプルし、ＩＮＴ５８６がＬレベルになればＳ３に遷
移し。

５８６ステータスをＬレベルにする。そして、ＳＯのア
イドル状態に遷移する。この状態で、ＩＮＴ５８６がＬ
レベルで、ＴＭＲＩＮＴがＨレベルになった時、すなわ
ちタイマーからの割込み要求が発生すると、Ｓ４に遷移
する。このときには。

ＴＭＲステータスをＨレベルに、本体への割込みをＨレ
ベルにする。次に、割込み要因クリア信号に相当するＴ
ＭＲＣＬＲをサンプルし、ＴＭＲＣＬＲがＬレベルにな
ればＳ５に遷移する。この時点で、本体への割込み信号
をＬレベルにする。次に、Ｓ６に遷移して、次にＳＯに
遷移する。

第７図は、第５図における割込み制御装置の一例を示す
詳細構成図である。

第５図の割込み制御装置５３は、第７図に示すように、
フリップフロップ５３１，５３２，５３３、ＡＮＤゲー
ト５３５，５３６、クロック発振器５３４．およびその
他のゲート回路で構成される。

ＣＰＵ５１から割込み要求が入力すると、タイマ割込み
回路５２からタイマ割込みが入力していなければ、ＡＮ
Ｄゲートの入力が全て′１′となるため、フリップフロ
ップ５３１をセットすることにより、他方のタイマ割込
み回路５２側の入力制御用ＡＮＤゲート５３６にマスク
信号を送り、ゲート５３６を閉じる。また、フリップフ
ロップ５３３をセットすることにより、セット出力であ
る割込み信号をインタラブドコントローラ６８に入力す
る。これにより、ＣＰＵ本体への割込みを入力する。こ
れらフリップフロップ５３１，５３２では、クロック発
振器５３４からのクロック信号に同期して入力信号をサ
ンプリングするとともに、割込みステータスを出力する
。次に、割込み処理が終了すると、インタラブドコント
ローラ６８から割込みＡＫ倍信号出力され、フリップフ
ロップ５３１のＩ］高出力ともにＮＡＮＤゲー１へに入
力してこれを開くので、ＣＰＵ５１に対して割込み要因
クリア信号を出力する。これにより、フリップフロップ
５３１がリセツトされるため、出力であるマスク信号が
Ｌとなり、ＡＮＤゲート５３６が開いて、タイマ割込み
回路５２の割込み要求が受け付けられることになる。

このように、本発明では、エツジ割込みをサポートする
パーソナルコンピュータ等においても、その前段に割込
み制御装置を配置することにより、限られた割込みライ
ンに複数の割込み要求を出すことが可能となる。これに
より、パーソナルコンピュータが用いている割込み環境
を変更せずに、容易にアプリケーションを開発すること
ができ、またパーソナルコンピュータ等のオプションボ
ードの多機能化が可能となる。

〔発明の効果〕

以上説明したように１本発明によれば、パーソナルコン
ピュータ等の割込みモードに関係なく、１本ないし数本
の割込みラインに要因の異なる複数の割込み要求を受け
付けることができるので、集積化の際に端子数を考慮す
る必要がない。また。

パーソナルコンピュータ等のオプションボードの多機能
化が実現できるとともに、操作性の向上を図ることがで
きる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す割込み制御装置の構成
図、第２図は第１図における信号タイ１１チヤート、第
３図は第１図における動作フローチャート、第４図は従
来のレベル割込みとエツジ割込み時のタイムチャート、
第５図は本発明の一実施例を示すオプションボードのブ
ロック図、第６図は第５図における状態遷移図、第７図
は第５図における割込み制御装置の詳細構成図である。 １１．１２　：割込み要因Ａ、Ｂ、１３：割込み先着判
断回路、１４：割込み要因ステータス、１５：タロツク
発生回路、１６，１７：要因マスクゲート、５１：通信
制御装置、５２：タイマー割込み回路、５３：割込み制
御装置、５４：メモリアドレスデコーダ、５５．５８，
６５：ドライバ、６７：クロック発生回路、５７：シエ
アードＲＡＭ、６８：インタラプトコントローラ、５３
１，５３２，５３３：フリップフロップ回路、５３６，
５３６：ＡＮＤゲート。 第 図 第 図

Claims (1)

【特許請求の範囲】
1. （１）パーソナルコンピュータを含む機器に接続された
   オプションカードにより、上記パーソナルコンピュータ
   の本体に対して処理要求を出力する割込み制御装置にお
   いて、要因の異なる複数の割込みをマスクするゲート回
   路と、該ゲート回路を制御する割込み先着判断回路とを
   有し、該割込み先着判断回路はある先着の割込み要因が
   発生した際に、該割込み要因のみを上記本体に入力する
   とともに、他の割込み要因マスク信号を有効にして上記
   ゲート回路で他の割込みを待機させ、上記先着の割込み
   要因の上記本体でのサービスが終了した時点で、他の割
   込み要因マスク信号を無効にして、他の割込み要因を受
   け付けることを特徴とする割込み制御装置。