JPS63282871A

JPS63282871A - マルチプロセツサシステム

Info

Publication number: JPS63282871A
Application number: JP11702587A
Authority: JP
Inventors: Mikio Yonekura; 米倉　幹夫
Original assignee: Fanuc Corp
Current assignee: Fanuc Corp
Priority date: 1987-05-15
Filing date: 1987-05-15
Publication date: 1988-11-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、マルチ・プロセッサ・システムに関し、特に
、メモリを内蔵するプロセッサであって、外部からＤＭ
Ａ要求を受けると、プロセッサ自身は内部のメモリを用
いて自身の内部で演算を行いながら、他のプロセッサに
外部バスを使用させることができるような、いわゆる、
コンカレント（ｃｏｎｃｕｒｒｅｎｔ）　ＤＭＡ可能な
プロセッサを有するマルチ・プロセッサ・システムに関
する。

〔従来の技術〕

第５図は、従来のコンカレントＤＭＡ可能なプロセッサ
を含むマルチ・プロセッサ・システムの構成を示す。本
図において、１は第１のサブシステム、３は第２のサブ
システム、５は他のサブシステム、そして、２はこれら
を接続するバスである。

第１のサブシステム１はＣＰＵ　ＩＬ内部メモリ１２、
バッファゲート１３、そして内部バス１４を備えてなる
もので、ＣＰｔ１１１は内部メモリ１２に演算データ等
を保持し、バッファゲート１３を制御して該第１のサブ
システム１をバス２より切り離し、該サブシステム１内
で高速演算−を実行することができる。また言亥第１の
サブシステムｌがバス２と切り離されている間は、該Ｃ
ＰＵ　１１は第５図のマルチ・プロセッサ・システムに
属する他のサブシステム３．５から、バス２の使用要求
信号ＤＲＱを受け、これに対して使用承認信号ＤＡＣＫ
を返し、これらの他のシステムにバス２を使用させるこ
とができる。第１のサブシステム１のような、機能を有
する構成は、コンカレント（ｃｏｎｃｕｒｒｅｎ　ｔ）
ＤＭＡ可能なプロセッサとして知られている。第５図で
は、マルチ・プロセッサ・システムの複数のサブシステ
ムの中から第２のサブシステム３が第１のサブシステム
に対してバス２の使用要求を行う場合のみについて示し
ている。また第５図にて破線によって表わされた複数の
サブシステム５は、プロセッサを有して能動的動作を行
うものであっても、また、メモリや、外部機器との間の
入出力インターフェース等であってもよい。バス２は、
これらのサブシステム間でのデータのやりとりのために
使用される。

〔発明が解決しようとする問題点〕

ところで、第５図に示したような従来のマルチ・プロセ
ッサ・システムにおいては、第１のサブシステム１で示
される、コンカレントＤＭＡ可能なプロセッサに対して
、他のサブシステム、例えば第５図の第２のサブシステ
ム３がバス２の使用要求信号ＤＲＱを送った場合、もし
このとき、該第１のサブシステム１がバス２を使用して
いないならば、すなわち、他のサブシステムとの間でデ
ータのやりとりを行なっていないときは、ＣＰＵ　１１
は直ちにバス２の使用承認信号ＤＡＣＫを、前記第２の
サブシステム３に返信してしまう。該第２のサブシステ
ムは、こうして、バス２の使用権を得ると、他のサブシ
ステム５との間でデータの転送を行うが、前記第１のサ
ブシステムｌにおいては高速演算が行われるのに対し、
一般に他のサブシステムにおける動作時間は遅い場合が
あり、さらに、データ転送の際のバス２における遅延の
他、ハンドシェイク制御等を行う時間等も考慮すると、
他のサブシステム間におけるデータ転送サイクルは高速
演算を行なう第１のサブシステム１にとっては非常に長
い時間となる。もし、この間に、第１のサブシステムが
クリティカルな実時間処理を実行するためにバス２を使
用する必要が生じた場合、第１のサブシステム１は上記
の転送サイクルの終了まで待たなければならない。この
ため、上記の第１のサブシステムのクリティカルな実時
間処理に遅れを生ずるという問題があった。

本発明は上記の問題点に鑑み、なされたもので、マルチ
・プロセッサ・システムにおいて、コンカレントＤＭＡ
可能なプロセッサがクリティカルな実時間処理を行なう
ためにマルチ・プロセッサ・システムを構成するサブシ
ステム間を接続するバスを使用する際に他のサブシステ
ムによるバスの使用の終了を待たなくともよいようなマ
ルチ・プロセッサ・システムを提供することを目的とす
るものである。

〔問題を解決するための手段〕

第１図は本発明の基本的構成図である。第１図の構成に
おいては、第２のサブシステム３からの使用要求信号Ｄ
ＲＱは一旦ＤＲＱｆｔｌ＋御部４に人力され、ｃｐυ１
１の使用要求信号入力端子には該ＤＲＱ制御部４の出力
ＣＤＲＱが入力されている。該ＤＲＱ制御部４は、ＣＰ
Ｕ　１１の制御により、第１のサブシステム１がクリテ
ィカルな実時間処理を行なうために自らが該バス２を使
用する時刻より所定の時間前から後、該ＣＰｔ１１１へ
使用要求信号ＤＲＩＩＩが新たに入力されることを防ぐ
。ここで所定時間とは、前記第２のサブシステム３が使
用要求信号ＤＲＱを１回出力する毎に連続してバス２を
使用する時間の最大値より長く定められる。

〔作　用〕

本発明によれば、ＣＰＵ　１１が、ＤＲＱ制御部４を制
御することにより、第１のサブシステム１がクリティカ
ルな実時間処理を行なうために自らがバス２を使用する
時刻より、第２のサブシステム３が使用要求信号ＤＲＱ
を１回出力する毎に連続してバス２を使用する時間の最
大値より長く定められた所定時間前から後は、ＣＰＵ　
１１へ新たなバス２の使用要求信号が入力されることを
阻止する。したがって、第１のサブシステム１がクリテ
ィカルな実時間処理を行なうために自らがバス２を使用
するときには、他の第２のサブシステム３によるバス２
の使用は行われておらず、第１のサブシステム１はその
クリティカルな実時間処理を、他のサブシステムによる
バス使用の終了を待つことなく行なうことができる。

〔実施例〕

第２図は本発明の実施例の構成図である。本図において
、２１はシステムバス、１００．１０１．１０２はそれ
ぞれプロセッサを備えてなるサブシステムであり、例え
ば、それぞれが１枚のサーキットボード上に形成されて
いるものである。サブシステム１００は、パフファゲー
ト６０、該パフファゲートを介して前記システムバス２
１と接続されるローカルバス２０、該ローカルバス２０
に接続されるコンカレントＤＭＡ可能なプロセッサ１、
Ｉ１０インターフェース５１、外部メモリ５２、そして
、本発明による、前述の第１図のＤＲＱ制御部４に対応
するＤ　ＲＱ’制御ゲート４０およびフラグレジスタ４
１から構成される。コンカレントＤＭＡ可能なプロセッ
サ１の構成と働きは前述の第１図および第５図のものと
同様であり、例えば、サブシステム１００内の外部メモ
リ２からデータを内部メモリ１２に取り込み、パフファ
ゲート１３を閉じてプロセッサ１の内部で高速演算を行
ない、必要に応じてローカルバス２０を使用して外部メ
モリ５２との間でデータの転送を行い、あるいはまた、
Ｉ１０インターフェース５１を介して外部機器との間で
データの入力および出力を行なうものである。バッファ
ゲート６０は該フ゛ロセソサ１からの制御によってロー
カルバス２０をシステムバス２１から切り離す。

一方、システムバス２１を介して接続されている他のサ
ブシステム１０１や１０２からも、必要に応じて、サブ
システム１００の外部メモリ５２にデータを書込んだり
、あるいは外部メモリ５２からデータを読出したりする
。例えば、サブシステム１０１がサブシステム１００の
外部メモリ５２をアクセスしようとするときは、まずシ
ステムバス２１およびバッファゲート６０を介してＤＲ
Ｑ制御ゲート４０に対してローカルバス２０の使用要求
信号ＤＲＱを送出する。バッファゲート６０は使用要求
信号ＤＲＱについては常時開であり、その他の信号に対
しては通常開である。

ＤＲＱ制御ゲート４０は、例えば第３図に示すような構
成を有しており、フラグレジスタ４１からの出力Ｆがゼ
ロのときには、論理回路での若干の遅れを生ずる他は、
入力信号ＤＲＱそのものを信号ＣＤＲＱとして出力する
。しかしもし、フラグレジスタ４１の出力Ｆが１″のと
きは、このＤＲＱ制御制御−ゲート４０力ＣＤＩ’ｌＱ
は使用要求信号ＤＲＱの立下りには応答して立下るが、
ＤＲＱの立上りには応答しない。すなわち新たなりＲＱ
倍信号受けつけない。つまり、フラグレジスタ４１の出
力Ｆが“０”のとき、前記サブシステム１０１からの、
ローカルバス２０の使用要求信号ＤＲＱは、ＤＲＱ制御
ゲート４０を経て信号ＣＤＲＱとしてＣＰＵ　１１に入
力される。このときＣＰｔ１１１がローカルバス２０を
使用していなければローカルバス２０の使用承認信号Ｄ
ＡＣにをバッファゲート６０およびシステムバス２１を
介して前記サブシステム１０１へ返し、バッファゲート
６０を開として、該サブシステム１０１の外部メモリ５
２へのアクセスを可能とする。

もし、フラグレジスタ４１の出力Ｆが“１”レベルであ
ると、ＤＲＱ制御ゲート４０は新たな使用要求信号ＤＲ
Ｑを受けつけない。先に述べた第１図の場合と同様にＣ
ＰＵ　１１はクリティカルな実時間処理のためにローカ
ルバス２０を使用する場合には、その使用時より所定時
間前にフラグレジスタ４１を“１”にセットする。ここ
で所定時間とは、第２図のシステムに属する任意のサブ
システムがサブシステム１００のＤＲＱ＊Ｊ御ゲート４
０を介してＣＰＵ　１１にローカルバス２０の使用要求
信号ＤＲＱを送出してから、例えば、外部メモリ５２と
の間でのデータ転送を終了して、該”ローカルバス２０
の使用を終えるまでに要する最大時間より長く定められ
た時間である。これによっ”ｒｃｐｕ　ｕはローカルバ
ス２０を使用するクリティカルな実時間処理を遅れな（
行なうことができる。

第４図は第２図の構成の上述の動作のタイミング図であ
る。第４図において、１はプロセッサ１の命令実行サイ
クルを示し、■はプロセッサ１内部での高速命令実行を
、■はプロセッサ１の■１０インターフェイス５１への
アクセスを、０はプロセッサ１の外部メモリ５２へのア
クセスを、■はフラグレジスタ４１のセットを、■はフ
ラグレジスタ４１のリセットを示す。この例では、■と
０の命令実行が時間的にクリティカルであるとする。

第４図の■にて第２図のサブシステム１０１がシステム
バス２１よりバッファゲート６０を介してＤＲＱ制御ゲ
ート４０ヘローカルバス２０の使用要求信号ＤＲＱを送
出する。このときフラグレジスタ４１の出力Ｆは“Ｏ゛
であるので、該ＤＲＱ信号はそのままＤＲＱ制御ゲート
４０を通過して出力ＣＤＲＱとしてＣＰＵ　１１に入力
される。プロセッサ１は内部にて高速命令実行中（■）
であるので、ｃｐｕｌｌは前述のようにサブシステム１
０１によるローカルバス２０の使用を承認し、第４図（
３）および（６）に示されるように、サブシステム１０
１へのデータ（第４図“データ１”）が外部メモリ５２
から読出され、ローカルバス２０からシステムバス１９
上に現われ、サブシステム１０１に読込まれる。該読出
しが終了すると、■にて前記使用要求信号ＤＲＱが１０
″レベルに（したがってＤＲＱ制御ゲート４０の出力も
“０”レベルに）戻される。

■から■の間においては、サブシステム１０１からのデ
ータ（第４図“データ２”）が同様の手順でシステムバ
ス２１からローカルバス２０上に現われ、外部メモリ５
２に書込まれる。ところで、この間、プロセッサ１のク
リティカルな実時間処理の開始時間より前述の所定時間
（第４図にＴｏで示す）前の時点■にてプロセッサ１に
よりフラグレジスタ４１の出力を１″とする命令■が実
行され、フラグレジスタ４１の出力Ｆは“１”となる、
前述の第３図の構成から明らか入ようにＤＲＱ制御ゲー
ト４１の出力ＣＤＲＱが“１”のときに上記の出力Ｆｌ
ｙ＜１０″から１″となってもＣＤＲＱハ″１″のまま
であって、サブシステム１０１によるローカルバス２０
の使用には影響を与えない。

しかし、■にて上記のサブシステム１０１から外部メモ
リ５２へのデータ転送動作が終了してＤＲＱが一旦“０
”となった後は、再び■にて、（今度は例えばサブシス
テム１０２から、）外部メモリ５２へのデータ転送のた
めにローカルバス２０の使用を要求してＤＲＱが“１”
レベルとなっても、このときは、既にフラグレジスタ４
１の出力“Ｆ”が“１”となっており、ＤＲＱ制御ゲー
ト４０の出力ＣＤＲＱは０”のままである。したがって
ｃＰＵｌｌのＤＲＱ入力端子には使用要求信号が入力さ
れないため、サブシステム１０２はローカルバス２０の
使用承認を得ることができずそのまま待機することにな
る。

他方、プロセッサ１は命令実行サイクル■においてロー
カルバス２０を使用して（■）Ｉ１０インターフェイス
５１ヘデータ（第４図“データ４”）を転送する。さら
に、数サイクルの高速命令実行（■）の後、再びローカ
ルバス２０を使用して（■）外部メモリ５２よりデータ
（第４図“データ５”）を読出す。以上のローカルバス
２０を使用したクリティカルな実時間処理が完了すると
、次の命令実行サイクル（■）にてフラグレジスタ４１
をリセットする。こうしてΩにてフラグレジスタ４１の
出力Ｆが“０”になったことにより、第３図のＤＲＱＩ
Ｉ制御ゲート４０の出力ＣＤＲＱは“１”となる。そし
て、ＣＰＵ　１１は、待機していたサブシステム１０２
にローカルバス２０の使用承認を与え、サブシステム１
０２からのデータ（第４図“データ３”）がシステムバ
ス２１からローカルバス２０を介して外部メモリ５２に
書込まれる。この書込みが完了すると、［相］にてＤＲ
Ｑが“Ｏ”に戻され、したがってＣＤＲＱも“０３に戻
る。

以上の説明から理解されるように、第２図の構成におい
て、第４図に示すようなタイミングでフラグ操作を行な
えば、コンカレントＤ　−Ｍ　Ａ可能なプロセッサ１の
ローカルバス２０を使用するクリティカルな実時間処理
が他のサブシステムのローカルバス２０の使用による影
響を受けることなく実行できる。

〔発明の効果〕

本発明によれば、コンカレントＤＭＡ可能なプロセッサ
を含むマルチ・プロセッサ・システムにおいて、該コン
カレントＤＭＡ可能なプロセッサがクリティカルな実時
間処理を実行するために該マルチ・プロセッサ・システ
ムを構成するサブシステム間を接続するバスを使用する
際、他のサブシステムによるバス使用の終了を待つ必要
がなくなり、クリティカルな実時間処理に遅れを生ずる
ことがなくなる。

【図面の簡単な説明】

第１図は、本発明のコンカレン１−ＤＭＡ可能なプロセ
ッサを含むマルチ・プロセッサ・システムの基本的構成
図、第２図は本発明の実施例の構成図、第３図は第２図のＤＭＡ制御ゲートの構成例を示す図、第４図は第２図の構成のタイミング図、第５図は従来の
コンカレントＤＭＡ可能なプロセッサを含むマルチ・プ
ロセッサ・システムの構成例を示す図である。（符号の説明）ｌ・・・第１のサブシステム、２・・・バス、３・・・第２のサブシステム、４・・・ＤＲＱ制御部、５・・・他のサブシステム、１１・・・ｃｐｕ。１２・・・内部メモリ、１３　、６０・・・パフファゲート、１４・・・内部バス、２０・・・ローカルバス、２１・・・システムバス、３１　、３２・・・他のサブシステム、４０・・・ＤＲ
Ｑ！制御ゲート、４１・・・フラグレジスタ、５１・・・Ｉ１０インターフェイス、５２・・・外部メモリ。

Claims

【特許請求の範囲】１、バス（２）に接続される複数のサブシステム（１、
３、５）を有してなり、該複数のサブシステムの中にはプロセッサを有するもの
が複数存在し、且つ、該プロセッサを有するサブシステムのうちの第１のサブ
システム（１）は、ＣＰＵ（１１）と、内部メモリ（１
２）と、該ＣＰＵ（１１）の制御により、前記バス（２
）と該第１のサブシステム（１）とを隔絶するバッファ
ゲート（１３）とを備え、該ＣＰＵ（１１）は第２のサ
ブシステム（３）から該バス（２）の使用要求信号（Ｄ
ＲＱ）を受けると該ＣＰＵ（１１）が該バス（２）を使
用中でない限り該第２のサブシステム（３）に対して使
用承認信号（ＤＡＣＫ）を出力するマルチ・プロセッサ
・システムであって、前記ＣＰＵ（１１）の制御により
該ＣＰＵ（１１）への新たな使用要求信号（ＤＲＱ）の
入力を阻止するＤＲＱ制御部（４）を設け、前記ＣＰＵ（１１）によるＤＲＱ制御部（４）の制御は
、該第１のサブシステム（１）がクリティカルな実時間
処理のために自らが該ローカルバス（２）を使用する時
刻より所定の時間前から行われ、該所定時間は、前記サ
ブシステム（３）が使用要求信号（ＤＲＱ）を１回出力
する毎に連続してバス（２）を使用する時間の最大値よ
り長く定められることを特徴とするマルチ・プロセッサ
・システム。２、前記ＤＲＱ制御部（４）は、前記ＣＰＵ（１１）に
よってセットされるフラグレジスタ（４１）と、該フラ
グレジスタ（４１）の出力に応じて前記使用要求信号（
ＤＲＱ）の該ＣＰＵ（１１）への新たな入力を阻止する
ＤＲＱ制御ゲート（４０）とからなる特許請求の範囲第
１項記載のマルチ・プロセッサ・システム。