DE3789471T2

DE3789471T2 - Mikrocomputer.

Info

Publication number: DE3789471T2
Application number: DE3789471T
Authority: DE
Inventors: Katsuaki Takagi
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-06-25
Filing date: 1987-06-10
Publication date: 1994-11-03
Anticipated expiration: 2007-06-11
Also published as: DE3789471D1; KR880000859A; JPS635444A; EP0250952A3; US4819211A; EP0250952B1; EP0250952A2

Description

HINTERGRUND DER ERFINDUNG

Gebiet der Erfindung

Die Erfindung betrifft Mikroprozessoren und spezieller betrifft sie einen Mikroprozessor, der zum Erhöhen der Arbeitsgeschwindigkeit eines beliebigen Mikroprozessors gut geeignet ist, um die Änderung eines Signals auf einer Signalleitung mit stark kapazitiver Last schnell zu übertragen, um die Verarbeitungsgeschwindigkeit eines Systems zu erhöhen.

Beschreibung des Standes der Technik

Als Verfahren, durch das eine Speicherverwaltungseinheit usw., die außerhalb eines Mikroprozessors angeordnet ist, früher über die Erzeugung einer Adresse informiert wird, existiert bisher ein solches, wie es in "USERS MANUAL ON 32-BIT MICROPROCESSOR MC68020" von Motorola, Inc., beschrieben ist, bei dein ein ECS (External Cycle Start) genanntes Signal gleichzeitig mit der Erzeugung einer Adresse innerhalb des Prozessors erzeugt wird. Da Adreßsignale im allgemeinen einer großen Anzahl von Chips zugeführt werden, unterliegen sie einer stark kapazitiven Last und weisen geringe Geschwindigkeit auf. Dagegen erfährt das ECS-Signal, da es nur mit der Speicherverwaltungseinheit verbunden ist, nur eine geringe Last, und es erzielt hohe Geschwindigkeit. Demgemäß wird die Ankunft der Adresse seitens der Speicherverwaltungseinheit vorab bekannt, wenn das Signal ECS erkannt wird, und dort können Vorbereitungen zum Einspeichern der Adresse ergriffen werden. Es ist daher möglich, die Verarbeitungsgeschwindigkeit wie eine Adreßumsetzung zu erhöhen.
Beim bekannten Verfahren ist jedoch die Adresse selbst aufgrund der hohen Last verzögert, obwohl die Einspeicherung der eingegebenen Adresse einfach ist. Dies führt zur Schwierigkeit, daß dann, wenn die Leistungsfähigkeit des gesamten Systems durch Erhöhen der Taktfrequenz verbessert werden soll, oder wenn die Arbeitsgeschwindigkeit eines Speichers erhöht werden soll, die Verzögerung der Adresse selbst die Leistungsfähigkeit des Systems verschlechtert.
IEEE MICRO, Vol. 5, No. 6, Dezember 1985, Seiten 23-36 offenbart einen Mikrocomputer mit einem Mikroprozessor, der eine Einrichtung zum Erzeugen von Signalen für logische Adressen auf einem Adreßbus, einen Speicher zum Einspeichern von Daten für den Mikroprozessor und eine Speicherverwaltungseinheit beinhaltet, die zwischen den Mikroprozessor und den Speicher geschaltet ist, und er enthält eine Einrichtung zum Erzeugen von Signalen für physikalische Adressen für den Speicherzugriff auf die Signale für logische Adressen, eine Einrichtung zum Abspeichern der Signale für physikalische Adressen, die vorab erzeugten Signalen für logische Adressen entsprechen, und eine Einrichtung zum Lesen der Signale für physikalische Adressen aus dieser Speichereinrichtung, wenn die aktuell erzeugten Signale für logische Adressen den zuvor erzeugten Signalen für logische Adressen gleich sind. Bei diesem Mikrocomputer erfolgt der Vergleich zwischen dem aktuellen und vorangehenden Signal für logische Adressen durch die Speicherverwaltungseinheit, und daher ist die tatsächliche Adreßübersetzung innerhalb dieser Einheit verzögert, was erforderlich ist, wenn das Vergleichsergebnis negativ ist. Ferner wird der Vergleich selbst durch die Tatsache verzögert, daß die Signale für logische Adressen vom Mikroprozessor über den Adreßbus übertragen werden, der normalerweise eine Signalleitung mit hoher kapazitiver Last ist, wie oben erläutert.
Ein anderes Mikrocomputersystem mit einer Speicherverwaltungseinheit, die auf ähnliche Weise arbeitet wie oben angegeben, ist aus US-A-3,569,938 bekannt.

ZUSAMMENFASSUNG DER ERFINDUNG:

Es ist eine Aufgabe der Erfindung, die obige Schwierigkeit zu überwinden und einen Mikrocomputer zu schaffen, der mit höherer Betriebsgeschwindigkeit arbeiten kann.
Diese Aufgabe wird durch den im Anspruch 1 definierten Mikrocomputer gelöst.
Die Adreßinformationsleitung teilt der Speicherverwaltungseinheit Adreßinformation dahingehend mit, daß die aktuelle Adresse mit der letzten Adresse identisch ist, mit der vorletzten Adresse identisch ist, oder eine ganz neue Adresse ist. Da die Adreßinformationsleitung geringe Last aufweist, wird die Adreßinformation mit hoher Geschwindigkeit übertragen. Darüber hinaus kann, wenn die aktuelle Adresse mit der Adresse identisch ist, wie sie einen Zyklus oder mehrere zuvor vorlag, die Adreßumsetzung innerhalb der Speicherverwaltungseinheit in solcher Weise beschleunigt werden, daß die Adressen dieser Zyklen in der Speicherverwaltungseinheit zwischengespeichert werden, woraufhin die entsprechende Adresse ausgelesen wird. Ferner kann die Adreßinformationsleitung, da sie eine reservierte Leitung ist, auch durch Kleinsignalbetrieb oder durch strombetriebenen Betrieb mit noch höherer Geschwindigkeit betrieben werden.
Auf diese Weise wird die Information zu einer Adresse mit hoher Geschwindigkeit übertragen, und die Speicherverwaltungseinheit kann auch so ausgebildet sein, daß sie in manchen Fällen die in ihr enthaltene Adresse mit hoher Geschwindigkeit ausliest, wenn das Signal zur Adreßinformation ankommt. Daher weist die Erfindung hohe Wirksamkeit zum Erhöhen der Betriebsgeschwindigkeit eines Systems auf.
Andere Aufgaben und Merkmale der Erfindung werden durch die folgende Beschreibung von Ausführungsbeispielen deutlich.

KURZE BESCHREIBUNG DER ZEICHNUNGEN:

Fig. 1 ist ein Diagramm der Systemarchitektur eines Mikrocomputers gemäß einem Ausführungsbeispiel der Erfindung;
Fig. 2(a) bis 2(d) sind Diagramme, die Beispiele für den Inhalt von Adreßinformationsleitungen zeigen;
Fig. 3 ist ein Diagramm, das ein Ausführungsbeispiel einer Adreßinformation-Erzeugungsschaltung zeigt, die im Mikroprozessor von Fig. 1 enthalten ist;
Fig. 4 ist ein Betriebsflußdiagramm für die Adreßinformations-Erzeugungsschaltung von Fig. 3;
Fig. 5 ist ein Diagramin, das ein Ausführungsbeispiel einer Speicherverwaltungseinheit in Fig. 1 zeigt;
Fig. 6 ist ein Betriebsflußdiagramm der Speicherverwaltungseinheit in Fig. 5; und
Fig. 7(a) und 7(b) sind Diagramme, die ein Ausführungsbeispiel für den Fall zeigen, daß sich die Amplitude von Adreßinformation verkleinert.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE:

Es wird nun ein Ausführungsbeispiel der Erfindung im einzelnen unter Bezugnahme auf die Zeichnungen beschrieben.
Fig. 1 ist ein Diagramm für die Architektur eines Mikrocomputersystems gemäß einem Ausführungsbeispiel der Erfindung.
In Fig. 1 bezeichnet die Zahl 1 einen Mikroprozessor, die Zahl 2 einen Adreßbus, die Zahl 3 eine Adreßinformationsleitung als Merkmal der Erfindung, die Zahl 4 eine Speicherverwaltungseinheit, die Zahl 6 eine Leitung für physikalische Adressen, die Zahl 7 einen Hauptspeicher, die Zahl 8 einen Speicher, die Zahl 9 einen Coprozessor und die Zahl 10 Eingabe/Ausgabe-Vorrichtungen für die Peripherie.
Wie es wohlbekannt ist, beinhaltet der Mikroprozessor 1 eine Steuereinheit 11, ein Befehlsregister 12, einen Programmzähler 13, ein Adreßregister 14, eine arithmetisch-logische Einheit 15, einen Akkumulator 16, einen Adreßpuffer 18 usw.
Ein Taktsignal Φ wird der Steuereinheit 11 zugeführt, wodurch Betriebsabläufe wie die Buszyklen des Mikroprozessors 1 festgelegt werden.
Der Speicher 8, der Coprozessor 9 und die E/A-Vorrichtungen 10 für die Peripherie sind mit dem Mikroprozessor 1 über einen Datenbus 22, einen Steuerbus 23 und den Adreßbus 2 verbunden, wodurch ein Mikrocomputer gebildet ist.
Der Programmzähler 13 des Mikroprozessors 1 spezifiziert die Adresse des ROM(Festwertspeicher)-Teils des Speichers 8 über den Adreßbus 2. Dieser ROM-Teil wird zum Einspeichern eines Programms verwendet. Ein unter der Adresse des ROM-Teils abgespeicherter Programmbefehl, der so spezifiziert wurde, gelangt über den Datenbus 22 in das Befehlsregister 12 des Mikroprozessors 1. Dieser Programmbefehl wird durch einen (nicht dargestellten) Befehlsdecodierer decodiert und danach ausgeführt.
Wenn zum Ausführen eines Programmbefehls externe Daten erforderlich sind, wird die Adresse des Eingangsports der E/A- Vorrichtung 10 für die Peripherie oder des RAM(Direktzugriffsspeicher)-Teils des Speichers 8 über den Adreßbus 2 spezifiziert. So wird ein externer Datenwert ausgelesen und über den Datenbus 22 in den Mikroprozessor 1 eingegeben.
Wenn eine arithmetische Verarbeitung erforderlich ist, wird diese durch die arithmetisch-logische Einheit 15 ausgeführt. Das Ausgangssignal der arithmetisch-logischen Einheit 15 wird im Akkumulator 16 abgespeichert.
Vom Mikroprozessor 1 erzeugte Adreßsignale werden im Adreßregister 14 abgespeichert, und die Adreßsignale aus dem Adreßregister 14 werden über den Adreßpuffer 18 zum Adreßbus 2 übertragen. Ferner wird der Erzeugungszeitpunkt der vom Mikroprozessor 1 zu erzeugenden Adreßsignale durch den dem Taktsignal Φ entsprechenden Buszyklus bestimmt.
Demgemäß werden die Erzeugungszeitpunkte für die aktuellen Adreßsignale, die letzten Adreßsignale, die vorletzten Adreßsignale und alle anderen Adreßsignale vom Mikroprozessor 1 durch den Buszyklus bestimmt, wie vorstehend ausgeführt.
Indessen bringt, wenn die vom Mikroprozessor 1 auszugebenden Adreßsignale betreffend die Adreßspezifizierung in einem kennzeichnenden Zustand sind (wenn Adreßinformation vorliegt), die Steuereinheit 11 ein eine Adreßausgabe anzeigendes Signal 21 auf hohen Pegel (nachfolgend als Pegel "H" abgekürzt). Demgegenüber bringt, wenn die Adreßsignale sich in einem nichtkennzeichnenden Zustand hinsichtlich der Adreß- Spezifizierung befinden (beim Fehlen von Adreßinformation), die Steuereinheit 11 das eine Adreßausgabe anzeigende Signal 21 auf niedrigen Pegel (nachfolgend als Pegel "L" abgekürzt).
Der Coprozessor 9 führt einen Verarbeitungsvorgang aus, der dazu vorgesehen ist, den Mikroprozessor 1 zu unterstützen, z. B. Gleitpunktrechnungen, Vektorrechnungen oder Videosignalverarbeitung.
Der Hauptspeicher 7 ist vorhanden, um die Datenspeicherfunktion des RAM-Teils des Speichers 8 zu unterstützen. Er beinhaltet z. B. einen Halbleiter-RAM oder einen magnetischen Speicher wie eine Festplatte oder eine Diskette.
Die Speicherverwaltungseinheit 4 ist z. B. aus "Electronics" vom 24. April 1980, S. 123-129 bekannt, und sie verarbeitet eine virtuelle Speicheradresse in bezug auf den Hauptspeicher 7. Systeme zum Realisieren eines virtuellen Speichers verwenden Paging und/oder Segmentierung.
Paging ist ein System, bei dem der virtuelle Raum eines Steuerprogramms, eines Anwenderprogramms oder dergleichen, oder der tatsächliche Raum eines Hauptspeichers dadurch verwaltet wird, daß er in Seiten unterteilt wird, bei denen es sich um Blöcke festgelegter Länge handelt.
Segmentierung ist ein System, bei dem ein virtueller Raum dadurch verwaltet wird, daß er zu Segmenten geordnet wird, die Programmelemente wie Unterroutinen und Felder sind.
Demgemäß verfügt die Speicherverwaltungseinheit 4 über die Funktion des Umsetzens einer virtuellen Adresse vom Mikroprozessor 1 (Signale zu logischen Adressen auf dem Adreßbus 2) in eine tatsächliche Adresse (Signale für physikalische Adressen auf der Leitung 6 für physikalische Adressen).
Die Signale auf dem Adreßbus 2, wie sie wie oben beschrieben vom Mikroprozessor 1 geliefert werden, werden der Speicherverwaltungseinheit 4 und Vorrichtungen wie dem Speicher 8 und dem Coprozessor 9 zugeführt. Die Signale auf dem Adreßbus 2, die in die Speicherverwaltungseinheit 4 eingetreten sind, werden der Adreßumsetzung in Signale für physikalische Adressen auf der Leitung 6 für physikalische Adressen unterzogen, durch die auf den Hauptspeicher 7 zugegriffen wird. Zum Verbessern des Systemfunktionvermögens ist es daher wichtig, die Zeitperiode für die Adreßumsetzung in der Speicherverwaltungseinheit 4 zu verkürzen. Der Adreßbus 2 ist mit einer großen Anzahl von Vorrichtungen verbunden, und er weist eine hohe Last auf. Beim vorliegenden Ausführungsbeispiel ist daher die Adreßinformationsleitung 3 zusätzlich vorhanden. Die Adreßinformationsleitung verfügt im Vergleich zum Adreßbus 2 über eine geringe Last, und sie überträgt die Adreßinformation mit hoher Geschwindigkeit.
Um Adreßinformation hoher Geschwindigkeit auf diese Weise auf der Adreßinformationsleitung 3 zu erzeugen, ist im Mikroprozessor 1 eine Adreßinformation-Erzeugungsschaltung 17 gesondert vorhanden. Diese Adreßinformation-Erzeugungsschaltung 17 nimmt einen Vergleich dahingehend vor, ob die vom Adreßpuffer 18 erzeugten Adreßsignale mit Adreßsignalen gleich sind, wie sie einen Buszyklus oder mehrere zuvor erzeugt wurden, und sie erzeugt das Vergleichsergebnis als Adreßinformation auf der Adreßinformationsleitung 3.
In der Speicherverwaltungseinheit 4 sind eine Erzeugungsschaltung 50 für physikalische Adressen, Register 54 und 55 sowie ein Selektor 56 angeordnet. Die Erzeugungsschaltung 50 für physikalische Adressen setzt die Signale für logische Adressen auf dem Adreßbus 2 in Signale für physikalische Adressen auf der Leitung 6 für physikalische Adressen um. Die erneut umgesetzten Signale für physikalische Adressen werden an den Selektor 56 übertragen. Die einen Zyklus zuvor vorliegenden Signale für physikalische Adressen sind im Register 54 abgespeichert, während die zwei Zyklen zuvor vorliegenden Signale für physikalische Adressen im Register 55 abgespeichert sind.
Indessen wird die Adreßinformation, die anzeigt, ob die Signale für logische Adressen auf dem Adreßbus 2 mit den Signalen für logische Adressen übereinstimmen, die einen Buszyklus oder mehrere zuvor erzeugt wurden, von der Adreßinformation-Erzeugungsschaltung 17 des Mikroprozessors 1 zur Erzeugungsschaltung 50 für physikalische Adressen der Speicherverwaltungseinheit 4 übertragen, was über die Adreßinformationsleitung 3 erfolgt. Nachdem erkannt wurde, daß die Signale für logische Adressen auf dem Adreßbus 2 mit den einen Buszyklus zuvor erzeugten Signalen für logische Adressen übereinstimmen, steuert die Erzeugungsschaltung 50 für physikalische Adressen den Selektor 56 an, woraufhin die Signale für physikalische Adressen beim letzten Zyklus, wie im Register 54 abgespeichert, mit hoher Geschwindigkeit an die Leitung 6 für physikalische Adressen übertragen werden. Im anderen Fall, wenn erkannt wird, daß die Signale für logische Adressen auf dem Adreßbus 2 mit den Signalen für logische Adressen übereinstimmen, wie sie zwei Buszyklen zuvor erzeugt wurden, steuert die Erzeugungsschaltung 50 für physikalische Adressen den Selektor 56 an, mit dem Ergebnis, daß die Signale für physikalische Adressen des vorletzten Zyklus, wie im Register 55 abgespeichert, mit hoher Geschwindigkeit an die Leitung für physikalische Adressen übertragen werden. Wenn diese Bedingungen nicht erfüllt sind, werden die erneut umgesetzten Signale für physikalische Adressen über den Selektor 56 an die Leitung 6 für physikalische Adressen übertragen.
Die Adreßinformationsleitung 3 besteht aus einer bis mehreren Leitungen, deren Anzahl kleiner als diejenige der Leitungen des Adreßbusses 2 ist, so daß die Verarbeitung in der Speicherverwaltungseinheit 4 ebenfalls beschleunigt ist.
Die Fig. 2(a) bis 2(d) zeigen Beispiele für den Informationsinhalt auf der Adreßinformationsleitung 3. Fig. 2(a) entspricht einem Fall, bei dem die Adreßinformationsleitung 3 aus einer Leitung besteht. Hierbei wird durch den hohen Pegel ("H") oder den niedrigen Pegel ("L") auf der Adreßinformationsleitung 3 angezeigt, ob die nun auszugebenden Adreßsignale auf dem Adreßbus 2 von den vorangehenden Adreßsignalen verschieden sind, oder ob sie gleich sind. D.h., daß dann, wenn die Adreßinformationslinie 3 auf "H" ist, dies anzeigt, daß sich die aktuellen Adreßsignale von den vorangehenden Adreßsignalen unterscheiden, und wenn sie auf "L" ist, zeigt dies an, daß die aktuellen Adreßsignale dieselben sind, wie diejenigen einen Zyklus zuvor. In Fig. 2(b) besteht die Adreßinformationsleitung 3 aus zwei Leitungen 50 und S1, und der Signalpegel "H" auf der Leitung S0 und das Vorliegen oder Fehlen von Adreßsignalen werden angezeigt. Die Pegel auf der Leitung S1 haben dieselben Bedeutungen wie die Pegel auf der Leitung S in Fig. 2(a). In diesem Fall trifft die Speicherverwaltungseinheit 4 die Entscheidung angesichts des Pegels auf der Leitung S1 zum Zeitpunkt, zu dem die Leitung S0 auf "L" ist. Genauer gesagt, wird, wenn die Leitung S0 auf "H" ist, angezeigt, daß keine Adreßinformation vorliegt; wenn die Leitung S0 auf "L" und die Leitung S1 auf "H" ist, zeigt dies an, daß sich die aktuelle Adresse von der vorangehenden Adresse unterscheidet; wenn beide Leitungen S0 und S1 auf "L" sind, zeigt dies an, daß die aktuelle Adresse mit der Adresse einen Zyklus zuvor übereinstimmt. In Fig. 2(c) werden zwei codierte Leitungen verwendet, die die Adreßinformationsleitung 3 bilden. Genauer gesagt, wird, wenn beide Leitungen S0 und S1 auf "H" sind, angezeigt, daß keine Adreßinformation vorliegt, d. h., daß keine Adresse ausgegeben wird. Außerdem zeigen die drei anderen Kombinationen an, daß sich die aktuelle Adresse von den vorangehenden Adressen unterscheidet (wobei S0 auf "H" und S1 auf "L" ist), daß es sich um dieselbe Adresse handelt wie einen Zyklus zuvor (mit S0 auf "L" und S1 auf "H"), und daß dieselbe Adresse vorliegt wie zwei Zyklen zuvor (sowohl S0 als auch S1 sind auf "L"). Im Fall von Fig. 2(d), die eine Erweiterung des Beispiels von Fig. 2(b) ist, werden vier Einzelinformationen über zwei Leitungen S1 und S2 geliefert, wenn eine Leitung S0 auf "L" ist. Genauer gesagt, wird, wenn die Leitung S0 auf "H" ist, das Fehlen von Adreßinformation angezeigt, und wenn die Leitung S1 auf "H" ist und auch die Leitung S2 auf "H" ist, wobei die Leitung S0 auf "L" ist, zeigt dies an, daß sich die aktuelle Adresse von den vorangehenden Adressen unterscheidet. Wenn die Leitung S1 auf "H" und die Leitung S2 auf "L" ist, wobei die Leitung S0 auf "L" ist, zeigt dies an, daß die aktuelle Adresse mit der Adresse einen Zyklus zuvor übereinstimmt; wenn die Leitung S1 auf "L" und die Leitung S2 auf "H" ist, wobei die Leitung S0 auf "L" ist, zeigt dies an, daß die aktuelle Adresse dieselbe ist wie die Adresse zwei Zyklen zuvor; und wenn alle Leitungen S0, S1 und S2 auf "L" sind, zeigt dies an, daß die aktuelle Adresse dieselbe ist wie die Adresse zwei Zyklen zuvor.
Auf diese Weise kann die Verwendung der Adreßinformationsleitung 3 auf Grundlage jedes der Beispiele der Fig. 2(a)- 2(c) erweitert werden.
Fig. 3 zeigt ein Ausführungsbeispiel einer Adreßinformation- Erzeugungsschaltung 17 für die Adreßinformationsleitung 3 des Mikroprozessors 1.
Es wird auf Fig. 3 Bezug genommen, in der die Zahl 30 einen internen Adreßbus bezeichnet, durch den eine interne Adresse über einen Adreßpuffer 31 abhängig vom Befehl eines Ausgabe- Freigabesignals 32 an den Adreßbus 2 geliefert wird; die Zahl 31 bezeichnet den Adreßpuffer, in dem die interne Adresse einmal abgespeichert wird; die Zahl 32 bezeichnet das Ausgabe-Freigabesignal, das extern in bezug auf den Prozessor 1 als die Adreßausgabe anzeigendes Signal 21 ausgegeben wird; die Zahl 33 bezeichnet ein Maskenregister, das verhindert, daß untere Bits verglichen werden; die Zahl 34 bezeichnet ein Register, das die einen Zyklus früher vorliegende Adresse einspeichert; die Zahl 35 bezeichnet ein Register, das die zwei Zyklen zuvor vorliegende Adresse einspeichert; und die Zahlen 36-39 bezeichnen Maskierschaltungen, die einen Maskiervorgang unter Verwendung eines in das Maskenregister 33 eingeschriebenen Werts ausführen, und die so arbeiten, daß sie verhindern, daß die unteren Adreßbits der Adreßinformation (z. B. Adressen innerhalb vorgegebener Seiten) verglichen werden. Die Zahl 40 bezeichnet einen Komparator, der die Ausgangssignale der Maskierschaltungen 36 und 37 miteinander vergleicht; die Zahl 41 einen Komparator, der die Ausgangssignale der Maskenschaltungen 38 und 39 miteinander vergleicht; und die Zahl 42 einen Codierer, der das Adreßinformationssignal 3 unter Verwendung der Ausgangssignale des Komparators 40 oder 41 und des Ausgabe-Freigabesignals 32 erzeugt.
Fig. 4 ist ein Betriebsflußdiagramm für die Adreßinformation-Erzeugungsschaltung in Fig. 3. Nun werden Betriebsvorgänge in Fig. 4 unter Bezugnahme auf das Flußdiagramm von Fig. 4 beschrieben.
Solange die Pegel auf dem internen Adreßbus 30 nicht eingeschwungen sind, wird der nichteingeschwungene Zustand durch das Ausgabe-Freigabesignal 32 angezeigt. Bei dieser Gelegenheit wird eine Information an die Adreßinformationsleitung 3 (S) ausgegeben, die das Fehlen einer Adresse anzeigt. Wenn als Beispiel angenommen wird, daß der Inhalt der Adreßinformationsleitung 3 durch die Anordnung von Fig. 2(c) gekennzeichnet wird, und daß "H" "1" entspricht, während "L" "0" entspricht, wird der Status des Fehlens einer Adresse durch S = 11 gekennzeichnet (Schritt 401). Wenn die Pegel auf dem internen Adreßbus 3 eingeschwungen sind (Schritt 402) und das Ausgabe-Freigabesignal 32 die Adreßeinstellung anzeigt, werden die Signale auf dem internen Adreßbus 30 über den Adreßpuffer 31 an den Adreßbus 2 ausgegeben, und auch das Ausgabe-Freigabesignal 32 wird als das eine Adreßausgabe anzeigende Signal 21 ausgegeben.
Indessen werden die Signale auf dem internen Adreßbus 30 auch über die zugehörigen Maskenschaltungen 36 und 38 in die Komparatoren 40 und 41 eingegeben, und die Eingangssignale werden jeweils mit Ergebnissen verglichen, die durch Maskieren der Ausgangssignale der Register 34 und 35 durch die zugehörigen Maskenschaltungen 37 und 39 erhalten wurden. Die einen Zyklus zuvor vorliegende interne Adresse ist im Register 34 abgespeichert, während die zwei Zyklen früher vorliegende interne Adresse im Register 35 abgespeichert ist. Außerdem maskieren die Maskenschaltungen 36-39 eingegebene Einzelinformation unter Verwendung des in das Maskenregister 33 eingeschriebenen Musters, und sie geben die Ergebnisse aus. Hierbei soll der Begriff "Maskieren" bedeuten, daß vorgegebene, zu maskierende Bitausgangssignale, die für den Vergleich nicht sachdienlich sind, zwangsweise auf entweder "l" oder "0" festgelegt werden. Als Zweck des Maskierens wird z. B. die Anwendung auf ein System mit einer sogenannten Pagingeinheit angesehen, bei der der Adreßraum, d. h. der gesamte Satz von Adressen, auf den der Prozessor zugreifen kann, in als "Seiten" bezeichnete Blöcke unterteilt ist, und bei dem die vom Prozessor ausgegebenen Adressen in physikalische Adressen umgesetzt werden und entsprechend in der Einheit einer Seite von der Speicherverwaltungseinheit 4 verwaltet werden. In diesem Fall wird eine Adresse mit höheren Bits, die die Nummer einer Seite anzeigt, der Gegenstand der Umsetzung in der Speicherverwaltungseinheit 4, jedoch ist eine Adresse gemäß niedrigeren Bits, die die Adresse innerhalb einer Seite anzeigt, nicht Gegenstand der Umsetzung. Für die Speicherverwaltungseinheit 4 ist demgemäß die Übereinstimmung oder Nichtübereinstimmung der Adresse gemäß den höheren Bits wichtig, und es stellt keine Schwierigkeit dar, ob sich die Adresse gemäß den niedrigeren Bits geändert hat oder nicht. In einem solchen Fall können, wenn die unteren Adreßbits, die den Adressen innerhalb einer Seite entsprechen, maskiert werden, um dadurch aus den Vergleichsobjekten auf der Prozessorseite ausgeschlossen zu sein, Änderungen, die nur Adressen innerhalb einer Seite betreffen, alle als dieselbe Adresse behandelt werden.
Wenn vom Komparator 40 Übereinstimmung erkannt wurde (Schritt 403), wird die aktuelle Adresse auf dem internen Adreßbus 30 so gehandhabt, als würde sie mit der Adresse einen Zyklus zuvor übereinstimmen, und abhängig von einer Ausgabefreigabe, wie vom Ausgabe-Freigabesignal 32 angezeigt (Schritt 404), wird S = 1 auf der Adreßinformationsleitung 3 angegeben (Schritt 405). Außerdem wird, wenn vom Komparator 41 Übereinstimmung festgestellt wurde (Schritt 406) die aktuelle Adresse so gehandhabt, als würde sie mit der Adresse zwei Zyklen zuvor übereinstimmen, und abhängig von einer Ausgabefreigabe, wie sie vom Ausgabe-Freigabesignal 32 angezeigt wird (Schritt 407), wird S = 00 auf der Adreßinformationsleitung 3 angezeigt (Schritt 408). Wenn von keinem der Komparatoren 40 und 41 Übereinstimmung ermittelt wurde (Schritte 403, 406), werden die Inhalte der Register 34 und 35 aktualisiert, wenn das Ausgabe-Freigabesignal 32 die Ausgabefreigabe anzeigt (Schritt 409). Genauer gesagt, wird der Inhalt des Registers 34 zunächst in das Register 35 übertragen (Schritt 410). Anschließend wird der Inhalt 30 des internen Adreßbusses in das Register 34 eingeschrieben (Schritt 411). Darüber hinaus wird parallel zu diesen Vorgängen S = 10 auf der Adreßinformationsleitung 3 (Schritt 412) angegeben, um zu zeigen, daß sich die aktuelle Adresse von den vorangehenden Adressen unterscheidet. Die Erzeugung dieser Adreß-Einzelinformationen wird vom Codierer 42 ausgeführt.
Andererseits wird dann, wenn die Ausgabefreigabe NEIN ist (Schritt 413), S = 11 angegeben (Schritt 414).
Fig. 5 zeigt ein Ausführungsbeispiel der Speicherverwaltungseinheit 4 in Fig. 1.
In Fig. 5 bezeichnet die Zahl 51 eine Adreßumsetzschaltung, die den Inhalt des Adreßbusses 2 abhängig vom Ausgangssignal einer logischen Verarbeitungsschaltung 52 in eine physikalische Adresse umsetzt, und die die umgesetzte physikalische Adresse über einen Selektor 56 an die Leitung 6 für physikalische Adressen ausgibt; die Zahl 52 bezeichnet die logische Verarbeitungsschaltung, die eine logische Verknüpfung zwischen der Adreßinformation von einem Decodierer 53 und dem eine Adreßausgabe anzeigenden Signal 51 ausführt; die Zahl 53 bezeichnet den Decodierer, der die Adreß-Einzelinformationen von der Adreßinformationsleitung 3 auf jeweilige Signalleitungen verteilt, von denen jede anzeigt, daß sich die Adreßinformation von vorangehenden Adressen unterscheidet, oder daß es dieselbe ist wie die Adresse einen Zyklus oder zwei Zyklen früher; die Zahl 54 bezeichnet ein Register für die Adresse einen Zyklus zuvor; die Zahl 55 bezeichnet ein Register für die Adresse zwei Zyklen zuvor; und die Zahl 56 bezeichnet den Selektor, der so arbeitet, daß er die Signale von den Ausgangsseiten der Adreßumsetzerschaltung 51 und der Register 54 und 55 durchläßt.
Fig. 6 ist ein Betriebsflußdiagramm für die Speicherverwaltungseinheit 4 in Fig. 5. Nun werden die Abläufe in Fig. 5 unter Bezugnahme auf das Flußdiagramm von Fig. 6 beschrieben.
Die Signale der Adreßinformationsleitung 3 werden in die Decodierschaltung 53 eingegeben. Wenn die Signale S = 11 sind (Schritt 601) wird das so verstanden, daß keine Adreßinformation vorliegt, und es wird auf das Eintreffen von Adreßinformation gewartet. Wenn die Adreßinformation S = 10 ist (Schritt 602), zeigt dies an, daß sich die aktuelle Adresse von den vorangehenden Adressen unterscheidet. Wenn die Adreßinformation S = 01 oder 00 ist (Schritt 603), setzt sich die zugehörige Signalleitung durch, die anzeigt, daß die aktuelle Adresse dieselbe wie diejenige einen Zyklus oder zwei Zyklen zuvor ist. Wenn sich diejenige Signalleitung durchsetzt, die anzeigt, daß sich die aktuelle Adresse von den vorangehenden Adressen unterscheidet, und wenn ausserdem das eine Adreßausgabe kennzeichnende Signal 21 bestätigt wird, d. h., wenn die Adreßausgabevorgänge eingeschwungen sind (604), wird auch das Ausgangssignal der logischen Verarbeitungsschaltung 52 bestätigt und die Adreßumsetzschaltung 51 wird gestartet (Schritt 605). Die Adreßumsetzschaltung 51 hat die Funktion des Einspeicherns mehrerer Paare des vom Prozessor zu empfangenden Inhalts des Adreßbusses und der physikalischen Adressen, wie sie an den Speicher auszugeben sind, oder zum Erzeugen der Paare unter Verwendung einer Umsetzungstabelle im Hauptspeicher, und sie setzt den Inhalt des Adreßbusses 2 in die entsprechende physikalische Adresse um. Die erhaltene physikalische Adresse wird über den Selektor 56 (Schritt 606) an die Leitung 6 für physikalische Adressen ausgegeben. Indessen wird der Inhalt des Registers 54, das die einen Zyklus früher vorliegende Adresse hält, in das Register 55 für die zwei Zyklen zuvor vorliegende Adresse verschoben (Schritt 607), und die erneut umgesetzte physikalische Adresse wird in das Register 54 eingeschrieben (Schritt 608).
Dagegen wird dann, wenn die Adreßinformation S = 01 vorliegt, die anzeigt, daß die aktuelle Adresse mit derjenigen einen Zyklus früher übereinstimmt, die Adreßumsetzschaltung 51 nicht gestartet, und es wird auf das die einen Zyklus früher vorliegende Adresse haltende Register 54 zugegriffen und dessen Inhalt wird ausgelesen (Schritt 609). Auf ähnliche Weise wird dann, wenn die Adreßinformation S = 00 ist, d. h., wenn die aktuelle Adresse mit der zwei Zyklen früher vorliegenden Adresse übereinstimmt, auf das Register 55 zugegriffen und dessen Inhalt wird ausgelesen (Schritt 610). In diesen Fällen wird der Selektor 56 so betrieben, daß er die Ausgangssignale der Register 54 und 55 durchläßt, so daß diese Werte an die Leitung 6 für physikalische Adressen ausgegeben werden.
Da die Adreßinformationsleitung 3 eine für die Speicherverwaltungseinheit 4 reservierte Leitung ist, und da sie über geringe Last verfügt, wird die Information dahingehend, daß die aktuelle Adresse dieselbe Adresse wie die einen Zyklus oder zwei Zyklen zuvor ist, mit hoher Geschwindigkeit übertragen. Ferner wird in der Speicherverwaltungseinheit 4 der Inhalt aus dem zugeordneten Register 54 oder 55, also nicht aus der Adreßumsetzschaltung 51 ausgelesen, so daß die physikalische Adresse mit hoher Geschwindigkeit ausgegeben wird. Auf diese Weise kann im Fall, daß dieselbe Adresse wie einen Zyklus oder zwei Zyklen zuvor vorliegt, mit hoher Geschwindigkeit auf den Hauptspeicher 7 zugegriffen werden. Darüber hinaus kann allgemein gesagt werden, daß hinsichtlich der Adressen eines Programms oder von Daten die örtliche Zuordnung hoch ist. Demgemäß besteht sehr hohe Wahrscheinlichkeit, daß die Adresse, auf die aktuell zugegriffen wird, in derjenigen Seite enthalten ist, auf die einen Zyklus oder zwei Zyklen früher zugegriffen wurde. Von diesem Gesichtspunkt her wird angenommen, daß der Effekt des Beschleunigens des Zugriffs auf den Hauptspeicher gemäß der Erfindung groß ist.
Die Fig. 7(a) und 7(b) veranschaulichen ein Ausführungsbeispiel für den Fall, daß die Signalamplitude auf der Adreßinformationsleitung verringert ist.
Eine Amplitudenkompressionseinrichtung 71 ist eine Schaltung, die die Signalamplitude auf der Adreßinformationsleitung 3 kleiner macht als diejenige auf dem Adreßbus 2 ist. Außerdem ist eine Amplitudenexpansionseinrichtung 72, die das Signal derartig kleiner Amplitude auf einen Wert vergrößert, der für interne Verarbeitung ausreicht, in der Speicherverwaltungseinheit 7 vorhanden. Der Zweck dieser Maßnahme wird beschrieben. In Fig. 7(a) ist eine der Adreßinformationsleitung 3 zugeordnete Kapazität 73 eine Last, die aus Eingangs- und Ausgangsstift-Kapazitäten, einer Leitungskapazität usw. besteht. Das Anlegen einer Spannung an eine Signalleitung mit einer kapazitiven Last dient zum Laden und Entladen der Kapazität der Last. D.h., daß Ladungen der Menge (Spannungsänderung) · (Kapazität) ein- und ausgegeben werden müssen. Indessen ist der elektrische Strom, der durch den Ausgangstreiber einer Halbleiterschaltung fließen darf, durch die Größe des Ausgangstreibers, das elektrische Stromliefervermögen der Spannungsquellenverdrahtung innerhalb eines Halbleiters usw. auf einen bestimmten Höchstwert beschränkt. Da Strom · Zeit = Ladungen gilt, kann die Zeit dadurch verkürzt werden, daß die Menge der zu speichernden und zu entladenden Ladungen durch Verkleinern der Spannungsamplitude verringert wird. D.h., daß sich die Verzögerungszeiten verkürzen. Fig. 7(b) veranschaulicht diese Situation hinsichtlich der Beziehung zwischen der Spannung und der Zeit. Ein Signalverlauf 74 ist ein solcher für eine große Amplitude, während ein Signalverlauf 75 ein solcher für eine kleine Amplitude ist. Wenn angenommen wird, daß die zum Laden und Entladen erforderlichen elektrischen Ströme in beiden Fällen im wesentlichen konstant sind, entspricht dies der Tatsache, daß die Steigungen der die Änderungen angebenden Teile der jeweiligen Signalverläufe im wesentlichen konstant sind. Demgemäß werden die Zeitspannen, in denen die Mittelpunkte der Änderungsteile ab dem Start der Änderung des Signalverlaufs erreicht werden, in beiden Fällen tf1 > tf2 sowie tr1 > tr2, und ein Signalverlauf mit kleiner Amplitude kann die Verzögerungszeiten verkürzen und ist daher zum Erhöhen der Betriebsgeschwindigkeit geeignet.
Für die Beziehung zwischen dem Adreßbus 2 und der Adreßinformationsleitung 3 bei der Erfindung besteht keine Beschränkung in dieser Hinsicht, sondern die Beziehung kann zwischen den relevanten für den Datenbus und andere Signalbusse gehalten werden. Außerdem ist es zulässig, daß die Bedeutung des Begriffs "dieselbe Adresse wie die vorangehende Adresse" auch die Zustände lesen/schreiben und bevorrechtigt/nichtbevorrechtigt umfaßt. Ferner kann die Adreßinformationsleitung diese zusätzlichen Einzelinformationen gleichzeitig beinhalten.
Wie vorstehend beschrieben, kann gemäß der Erfindung Adreßinformation mit hoher Geschwindigkeit dann übertragen werden, wenn dieselbe Adresse wie zuvor auftritt, so daß das Leistungsvermögen des Systems verbessert werden kann.

Claims

1. Mikrocomputer, umfassend

(a) einen Mikroprozessor (1) mit

(a1) einer logischen Adreß-Erzeugungseinheit (18) zur Erzeugung logischer Adreßsignale auf einem Adreßbus (2),

(a2) einer ersten Speichereinrichtung (34, 35) zur Speicherung von zumindest einigen der vorher erzeugten logischen Adreßsignale, und

(a3) Adreßinformation-Erzeugungseinrichtungen (33, 36 bis 42) zur Erzeugung eines Adreßinformationssignals, das anzeigt, daß zumindest einige der gegenwärtig erzeugten logischen Adreßsignale gleich sind zumindest einigen der vorher erzeugten logischen Adreßsignale,

(b) einen Speicher (7) zur Speicherung von Daten für den Mikroprozessor (1),

(c) eine Speicherverwaltungseinheit (4), die zwischen dem Mikroprozessor (1) und dem Speicher (7) geschaltet ist und folgendes umfaßt:

(c1) eine physikalische Adreßerzeugungseinheit (50) zur Erzeugung von physikalischen Adreßsignalen für den Zugriff des Speichers (7) in Antwort auf die logischen Adreßsignale,

(c2) eine zweite Speichereinrichtung (54, 55) zur Speicherung der physikalischen Adreßsignale, die den vorher erzeugten logischen Adreßsignalen entsprechen,

(c3) eine Leseeinrichtung (56) zum Lesen der physikalischen Adreßsignale aus der Speichereinrichtung (54, 55) in Antwort auf das Adreßinformationssignal, und

(d) eine reservierte Adreßinformationsleitung (3) zur Übertragung des Adreßinformationssignals vom Mikroprozessor (1) direkt an die Speicherverwaltungseinheit (4).

2. Mikrocomputer nach Anspruch 1, wobei die Leseeinrichtung (56) auf das Adreßinformationssignal reagiert, um ein physikalisches Adreßsignal selektiv aus der zweiten Speichereinrichtung (54, 55) oder der physikalischen Adreß-Erzeugungseinrichtung (50) zu lesen.

3. Mikrocomputer nach Anspruch 1 oder 2, wobei die zur Erzeugung des Adreßinformationssignals verwendeten Bits aus dem logischen Adreßsignal höherwertige Bits des logischen Adreßsignals sind.