JPH06290076A - デバッグ装置 - Google Patents

デバッグ装置

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JPH06290076A
JPH06290076A JP5077305A JP7730593A JPH06290076A JP H06290076 A JPH06290076 A JP H06290076A JP 5077305 A JP5077305 A JP 5077305A JP 7730593 A JP7730593 A JP 7730593A JP H06290076 A JPH06290076 A JP H06290076A
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JP
Japan
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bus
microprocessor
address
output
virtual
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JP5077305A
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Toshinori Ishihara
利憲 石原
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NEC IC Microcomputer Systems Co Ltd
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    • G06F11/362—Software debugging
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  • General Physics & Mathematics (AREA)
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Abstract

(57)【要約】 （修正有） 【目的】デバッグチップを用いることなく、製造時のバ
ラツキに起因するデバイス間の非同期性を排除したデバ
ッグ装置を提供する。 【構成】デバッグ装置は、マイクロプロセッサに適用さ
れるトレ−ス手法を用いたデバッグ装置において、仮想
記憶管理機構を内蔵し、その出力時においては、アクセ
スの種類を知らせる信号ならびに仮想アドレスの出力中
であることを知らせる信号を共に出力するマイクロプロ
セッサ１０１と、システムを形成するメモリ装置１０２
と、サイクル、前記仮想アドレスの出力時においては、
プロセッサ１０１より出力されるアクセスの種類を知ら
せる信号トレース・データを格納する手段を含むトレ−
ス回路を備えるバス監視装置１０３とを備えて構成さ
れ、仮想アドレスを用いてデバッグすることができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はデバッグ装置に関し、特
に仮想アドレスから実アドレスに変換する仮想記憶管理
機構を内蔵したマイクロプロセッサを用いて構成される
システムに対応するデバッグ装置に関する。
【０００２】
【従来の技術】通常、大きいアドレス空間を必要とする
システムを実現するための仮想アドレス管理方式として
は、何種類かの方式があり、その代表的な仮想アドレス
管理方式の例としては、ページング方式が挙げられる。
このページング方式の場合においては、仮想アドレス空
間および実アドレス空間は、両者ともに同一サイズの単
位（ページ：通常４ｋバイト程度）に分割され、それぞ
れの上位アドレスをページ番号としている。このような
仮想アドレスのページ番号をｎ（正整数）とするとき、
当該ページ番号をｎは、対応する実アドレス空間のペー
ジ番号Ｎにマッピングされる。
【０００３】仮想アドレス空間は４Ｇ（２32）バイト
で、実アドレス空間は１６Ｍ（２24）バイトというよう
に、仮想アドレス空間の方が実アドレス空間よりも大き
いので、実アドレスの１ページ分を複数の仮想アドレス
のページに割当てて、仮想アドレス空間と実アドレス空
間の対応付けが行われている。このように、仮想アドレ
ス空間と実アドレス空間との対応付けを行う機構が、所
謂仮想記憶管理機構である。
【０００４】従来、この仮想記憶管理機構は、そのデバ
イス規模が大きいために、仮想アドレスをアドレス・バ
スに出力するマイクロプロセッサの外部において、別デ
バイスとして用意されるという形態がとられている。こ
のような方式においては、デバイス間の遅延時間が大き
いために、アドレス変換における損失要素が大きく、当
該システムの性能を劣化させるという事態となる。一
方、最近においては、半導体集積技術の進展により、こ
の仮想記憶管理機構をマイクロプロセッサ本体内に内蔵
することが一般的な常識になってきている。このため
に、マイクロプロセッサの外部動作としては本質的に不
要な仮想アドレスは、マイクロプロセッサから出力され
ることがない状態となっている。このような仮想記憶管
理機構を内蔵するマイクロプロセッサを使用しているシ
ステムにおいては、当該システムのデバッグを行う場合
には、通常はデバッグ装置が用いられる。
【０００５】一般に、プログラマがプログラムを作成す
る際には、仮想アドレスのみを用いてプログラムの記述
が行われている。従って、プログラマにより、プログラ
ムの動作確認、不具合解析および性能改善等の作業を行
う際には、実アドレスに対応するマイクロプロセッサの
出力のみを利用するだけでは、効率的な作業を行うこと
ができない。そのために、作業の効率化を図るために、
デバッグ装置を用いて、マイクロプロセッサからは出力
されない仮想アドレスを使用することにより、デバッグ
が行われている。
【０００６】デバッグ装置を用いてデバッグを行う方法
としては、プログラムが予期していたとうりに動作する
ことを順番に追跡してゆくトレース手法、および特定ア
ドレスをアクセスした時に、プログラムが予期していた
とうりに動作していることを確めるトラップ手法などが
ある。トレース手法においては、マイクロプロセッサに
おいて発行されるバス・サイクルを監視して、予期した
とうりのシーケンスがとられているかどうか、または正
しいデータの授受が行われているかどうかを、実行の時
間経過に従って観察される。この際、観察される内容
は、バス・サイクルの種類、出力されるアドレスおよび
転送されるリード／ライト・データ等である。また、も
う一つのトラップ手法においては、マイクロプロセッサ
において発行されるバス・サイクルを監視して、事前に
プログラマにより設定されたアドレスにアクセスした時
に分岐を生起させ、当該分岐先に確めたい内部状態を出
力するプログラムを用意しておいて、予期したとうりの
処理が実行されたかどうかが観察される。この際、観察
される内容は、出力可能な内蔵キャッシュ情報、汎用レ
ジスタのデータ、マイクロプロセッサ制御用レジスタの
データおよびトラップにより中断された処理の再開用
に、マイクロプロセッサにより退避されていた再開用ア
ドレス等である（参考文献：（株）電波新聞社「マイコ
ン開発のすべて」１９８９年）。
【０００７】このデバッグ装置を実現する方法として
は、デバッグに際して、実アドレスを出力する代わりに
仮想アドレスを出力する特別なマイクロプロセッサ（以
後、デバッグ・チップと云う）を用いる方法がある。図
５に示されるのは、当該デバッグ・チップを用いたデバ
ッグ装置の構成を示すブロック図である。図５におい
て、当該デバッグ装置は、マイクロプロセッサ５０１
と、デバッグ・チップ５０２と、メモリ装置１０２と、
バス監視装置５０４とを備えて構成される。
【０００８】図５において、マイクロプロセッサ５０１
は、アドレス・バス１００５およびデータ・バス１００
６を介してメモリ装置１０２に接続されており、一つの
マイクロプロセッサ応用システムを構成している。アド
レス・バス１００５に対しては、マイクロプロセッサ５
０１より実アドレスが出力される。マイクロプロセッサ
５０１とデータ・バス１００６を共有するデバッグ・チ
ップ５０２においては、データライト・バス・サイクル
時に、当該データ・バス１００６をドライブする動作が
行われることはなく、アドレスとして、仮想アドレスを
仮想アドレス・バス５００１に出力する点を除けば、マ
イクロプロセッサ５０１と全く同一の動作が行われる。
即ち、マイクロプロセッサ５０１とデバッグ・チップ５
０２は、完全に同期をとりながら、内部においては同一
タイミングにおいて同一動作が行われている。
【０００９】バス監視装置５０４においては、仮想アド
レス・バス５００１のアドレスならびにデータ・バス１
００６のデータ、バス・サイクルの種類信号１００１、
リード／ライト信号１００２、データ・アクセス信号１
００３およびバス・サイクル・スタート信号１００４に
対するサンプリングが行われる。図６に示されるのは、
バス監視装置５０４の内部に含まれるトレース回路を示
す図である。図６に示されるように、当該トレース回路
は、トレース・メモリ装置２０１と、カウンタ２１４
と、ＡＮＤ回路６０２とを備えて構成されており、仮想
アドレス・バス５００１のアドレス、アクセスの種類信
号１００４、リード／ライト信号１００２、データ・ア
クセス信号１００３、バス・サイクル・スタート信号１
００４、データ・バス１００６のリード／ライト・デー
タは、インバータ６０１を介して入力されるクロック２
０１１を介して、当該クロックごとにサンプリングされ
てトレース・メモリ装置２０１に格納され、トレース機
能が実現されている。
【００１０】図７に示されるのは、バス監視装置５０４
の内部に含まれるトラップ回路を示す図である。図７に
示されるように、当該トラップ回路は、トラップ・アド
レス・レジスタ７０１と、比較器７０２と、フリップフ
ロップ７０３とを備えて構成されており、トラップ・ア
ドレス・レジスタ７０１には、トラップ・アドレス３０
０１およびトラップ・セット３００２を介してトラップ
をかける仮想アドレスが設定され、当該仮想アドレスと
仮想アドレス・バス５００１とが比較器７０２において
比較されて、両仮想アドレスが一致する場合には、一致
信号７００５が出力されてフリップフロップ７０３に入
力される。フリップフロップ７０３からは、インバータ
７０４を介して入力されるクロック２０１１を介してト
ラップ要求信号７００７が出力され、図５に示されるマ
イクロプロセッサ５０１およびデバッグ・チップ５０２
に入力される。これにより、バス監視装置５０４による
トラップ機能が実現されている。
【００１１】
【発明が解決しようとする課題】上述した従来のデバッ
グ装置においては、当該デバッグ装置に含まれるマイク
ロプロセッサ単体のみにおいては、実アドレスが出力さ
れるのみであり、従って、仮想アドレスにおけるバス・
サイクルの監視を行うことができない。また、このこと
を可能とするために、図５に示されるように、デバッグ
・チップを並行して備える場合においては、下記に示さ
れるような欠点がある。
【００１２】マイクロプロセッサと機能・構成等が殆
ど類似しているデバッグ・チップという余分なデバイス
が必要となり、装置構成上、コストが非常に高くなる。
【００１３】デバイスの製造時におけるバラツキによ
り、例えば、セットアップ時間および遅延時間等におい
て、マイクロプロセッサとデバッグ・チップとの間のデ
バイス間における整合をとることが困難であるという難
点がある。
【００１４】特に、上記の項の問題については、３３
ＭＨｚ以上の高周波数帯において当該デバッグ装置を動
作させる場合には、ターゲットとなるマイクロプロセッ
サと相性の適合したデバッグ・チップを用意することが
必要不可欠の条件となり、この条件にマッチしない場合
には、マイクロプロセッサとデバッグ・チップとの相互
間の同期をとることが不可能となり、当該デバッグ装置
によるデバッグ処理の実施自体が不可能になるという欠
点がある。
【００１５】
【課題を解決するための手段】第１の発明のデバッグ装
置は、マイクロプロセッサ・システムに適用されるトレ
−ス手法を用いたデバッグ装置において、仮想記憶管理
機構を内蔵し、通常動作時における実アドレス出力に対
応する通常バス・サイクルを出力する機能、ならびにデ
バッグ時における仮想アドレス出力に対応するデバッグ
・バス・サイクルを出力する機能を有しており、前記仮
想アドレスの出力時においては、アクセスの種類を知ら
せる信号ならびに仮想アドレスの出力中であることを知
らせる信号を共に出力するマイクロプロセッサと、前記
マイクロプロセッサに対して、少なくともアドレス・バ
スおよびデータ・バスを介して接続されており、当該マ
イクロプロセッサとともにマイクロプロセッサ・システ
ムを形成するメモリ装置と、前記マイクロプロセッサに
対して、少なくともアドレス・バスおよびデータ・バス
を介して接続されており、前記マイクロプロセッサにお
いて発行されるバス・サイクル、出力されるアドレスお
よび転送されるリード／ライト・データ等の時間的経過
内容等を監視しており、前記仮想アドレスの出力時にお
いては、前記マイクロプロセッサより出力されるアクセ
スの種類を知らせる信号ならびに仮想アドレスの出力中
であることを知らせる信号等を受けて、トレース・デー
タを格納する手段を含むトレ−ス回路を備えるバス監視
装置とを少なくとも備えて構成され、仮想アドレスを用
いてデバッグすることができることを特徴としている。
【００１６】また、第２の発明のデバッグ装置は、マイ
クロプロセッサ・システムに適用されるトラップ手法を
用いたデバッグ装置において、仮想記憶管理機構を内蔵
し、通常動作時における実アドレス出力に対応する通常
バス・サイクルを出力する機能、ならびにデバッグ時に
おける仮想アドレス出力に対応するデバッグ・バス・サ
イクルを出力する機能を有しており、前記仮想アドレス
の出力時においては、アクセスの種類を知らせる信号な
らびに仮想アドレスの出力中であることを知らせる信号
を共に出力するマイクロプロセッサと、前記マイクロプ
ロセッサに対して、少なくともアドレス・バスおよびデ
ータ・バスを介して接続されており、当該マイクロプロ
セッサとともにマイクロプロセッサ・システムを形成す
るメモリ装置と、前記マイクロプロセッサに対して、少
なくともアドレス・バスおよびデータ・バスを介して接
続されており、前記マイクロプロセッサにおいて発行さ
れるバス・サイクルを監視しており、通常バス・サイク
ルの過程において、所定のトラップ・データと仮想アド
レスが一致する時点においてトラップ要求信号を設定
し、前記マイクロプロセッサに対して出力する手段を含
むトラップ回路を備えるバス監視装置とを少なくとも備
えて構成され、仮想アドレスを用いてデバッグすること
ができることを特徴としている。
【００１７】
【実施例】次に、本発明について図面を参照して説明す
る。
【００１８】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、マイクロ
プロセッサ１０１と、メモリ装置１０２と、バス監視装
置１０３とを備えて構成される。本実施例の従来例と異
なる点は、図５との対比により明らかなように、デバッ
グ・チップが本実施例のデバッグ装置より排除されてい
ることである。
【００１９】図１において、マイクロプロセッサ１０１
において採用されている仮想記憶方式としては、４Ｋ
（２12）バイトを１ページとするページング方式であ
り、４Ｇ（２32）バイトの仮想アドレス空間および実ア
ドレス空間が保有されている。仮想アドレスおよび実ア
ドレスの上位２０ビットは、それぞれページ番号として
扱われており、下位１２ビットは、共通のページ内オフ
セットである。また、マイクロプロセッサ１０１には２
種類のバス・サイクルを出力する機能があり、一方のバ
ス・サイクルは通常のバス・サイクルであり、アドレス
・バス１００５からは、マイクロプロセッサ１０１にお
いて通常動作に必要な実アドレスが出力される。もう一
方のバス・サイクルはデバッグ・バス・サイクルであ
り、アドレス・バス１００５から、仮想アドレスが実ア
ドレス出力前に出力される。仮想アドレスの出力時にお
いては、アクセスの種類を知らせる信号１００１および
仮想アドレス出力中であることを知らせる信号１００７
が共に出力される。デバッグ・サイクルにおいては、命
令フェッチおよびデータ・アクセスのそれぞれが、新ペ
ージにアクセスする場合においてのみ起動される。
【００２０】命令コードのフェッチに対応するメモリに
対するアクセスは、分岐動作が行われない限りインクリ
メンタリ（一定分の増加）である。このため、一度或る
ページに対するアクセスが開始されると、ページ境界を
越えるまで同一ページに対するアクセスが連続して行わ
れる。これにより、命令コードのフェッチがページ境界
を越えた場合に限り、デバッグ・バス・サイクルを付加
させれば十分である。従って、通常バス・バス・サイク
ルのみを用いた場合とデバッグ・バス・サイクルを用い
た場合との間で、マイクロプロセッサ１０１を用いたシ
ステム全体の処理時間の差を短縮することができ、より
目標とするマイクロプロセッサ・システムに近い環境に
おいてデバッグを行うことが可能となる。また、ページ
境界を越えることの検出は、前回発行された命令フェッ
チおよびデータ・アクセスのそれぞれの仮想アドレスの
ページ番号と、要求された命令フェッチおよびデータ・
アクセスそれぞれの仮想アドレスのページ番号が異なる
ことにより検出される。なお、本マイクロプロセッサ１
０１については、特願平２−０４６０９８号公報に記載
されている。
【００２１】図１において、マイクロプロセッサ１０１
は、アドレス・バス１００５およびデータ・バス１００
６を介してメモリ装置１０２に接続されており、また、
アドレス・バス１００５およびデータ・バス１００６に
接続されているバス資源（図示されない）に結合され
て、一つのマイクロプロセッサ応用システムが構成され
ている。マイクロプロセッサ１０１においては、デバッ
グ・バス・サイクル時に、バス・サイクル・スタート信
号１００４が出力されるだけであり、データ・アクセス
信号１００３は出力されない。また、メモリ装置１０２
においては、マイクロプロセッサ１０１より出力される
データ・アクセス信号１００３の有無により、通常バス
・サイクルとデバッグ・バス・サイクルとが区別されて
おり、誤ったデータ・アクセスが行われないように考慮
されている。マイクロプロセッサ１０１より出力される
リード／ライト信号１００２は、そのレベルが“１”レ
ベルの時はリード・バス・サイクルであり、また“０”
レベルの時はライト・バス・サイクルであることを示す
信号である。
【００２２】バス監視装置１０３は、マイクロプロセッ
サ１０１のバス・サイクルを監視して仮想アドレスを合
成し、様々なデバッグ機能をサポートする装置である。
バス監視装置１０３の内部には、命令フェッチ用の仮想
ページ番号とデータ・アクセス用の仮想ページ番号がセ
ットされるレジスタ群が設けられている。マイクロプロ
セッサ１０１においては、命令フェッチおよびデータ・
アクせスのそれぞれに対して、一度仮想アドレスが出力
されると、同一ページ内に対するアクセス中においては
仮想アドレスが出力されないため、デバッグ装置におい
ては、命令フェッチおよびデータ・アクセスのそれぞれ
の仮想ページ番号をセットすることができる回路を備え
ることが必要となる。
【００２３】図２は、図１に示されるバス監視装置１０
３の内部に含まれるトレース回路を示す図である。ま
た、アクセスの種類を知らせる信号（ＳＴ0、ＳＴ1およ
びＳＴ2を含む）１００１と、当該アクセスの種類との
対応関係を示す表を下記の表１に示す。
【００２４】
【表１】
【００２５】マイクロプロセッサ１０１より送られてく
るアクセスの種類を知らせる信号１００１に含まれる、
アクセスの種類を知らせる信号（ＳＴ2 ）２００２およ
びアクセスの種類を知らせる信号（ＳＴ1 ）２００３
と、仮想アドレス出力中だと知らせる信号１００７とに
より、図２に示される各論理回路を介してページ番号セ
ット信号２０１０および２００９と、ページ番号出力選
択信号２００８、２００７および２００６が生成され
る。仮想ページ番号の命令フェッチ用セット信号２０１
０は、命令フェッチ中か、分岐後の命令フェッチ中であ
り、且つマイクロプロセッサ１０１において仮想アドレ
ス出力中においてアクティブになる。仮想ページ番号の
データ用セット信号２００９は、メモリ・データ・アク
セス中かＩ／Ｏ・データ・アクセス中であり、且つマイ
クロプロセッサ１０１において仮想アドレス出力中にア
クティブになる。命令用ページ番号出力選択信号２００
８は、命令フェッチ中か分岐後の命令フェッチ中であ
り、且つマイクロプロセッサ１０１において実アドレス
出力中にアクティブになる。データ用ページ番号出力選
択信号２００７は、メモリ・データ・アクセス中かＩ／
Ｏ・データ・アクセス中であり、且つマイクロプロセッ
サ１０１において実アドレス出力中にアクティブにな
る。
【００２６】一方、ページ番号アドレス・バス２００１
を介して、仮想ページ番号と実ページ番号がバス監視装
置１０３に入力される。命令フェッチ用レジスタ２０２
においては、入力される仮想ページ番号の命令フェッチ
用セット信号２０１０がアクティブの時に、ページ番号
がセットされる。また、データ用レジスタ２０３におい
ては、入力される仮想ページ番号のデータ用セット信号
２００９がアクティブの時に、ページ番号がセットされ
る。命令フェッチ用レジスタ２０２およびデータ用レジ
スタ２０３にセットされた仮想ページ番号は、それぞれ
命令用ページ番号出力選択信号２００８およびデータ用
ページ番号出力選択信号２００７により、通常バス・サ
イクル時にページ番号内部バス２０１８に出力される。
また、アドレス変換が行われず、仮想アドレスと実アド
レスが一致するバス・サイクル（停止、仮想テーブル・
アクセス、例外テーブル・アクセスおよび割込み）に対
しては、その他のページ番号出力選択信号２００６がア
クティブになり、ページ番号アドレス・バス２００１を
介して入力されるページ番号が、そのままページ番号内
部バス２０１８に出力される。
【００２７】トレースメモリ装置２０１においては、ト
ラップ・アドレス・カウンタ２１４に接続されるトレー
ス・アドレス・バス２０１５のトレース・アドレスがイ
ンクリメントされ、トレース・データ・アクセス２０１
６がアクティブになった時に、トレース・データ・バス
２０１７を介して入力されるデータに対するサンプリン
グが行われる。上記のトラップ・アドレス・カウンタ２
１４に入力されるトレース・アドレス・インクリメント
信号２０１３は、クロック２０１１に同期して当該トラ
ップ・アドレス・カウンタ２１４に入力されており、デ
バッグ・バス・サイクルが走っていない間において、ト
レース・アドレスはカウントアップされてゆく。このた
めに、トレースメモリ装置２０１の内部において記憶さ
れるトレース・データは、プログラマのデバッグ時に不
必要なデバッグ・バス・サイクル時におけるトレース・
データを除くことができる。トレース・アドレス・クリ
ア信号２０１４は、クロック２０１１とトレース・スタ
ート信号２０１２のＡＮＤ回路２１３による論理積によ
り生成され、トラップ・アドレス・カウンタ２１４に入
力されて、トレース・アドレスをクリアする。これによ
り、トレース・データは、トレースメモリ装置２０１内
部における先頭アドレスから容量一杯まで記憶される。
このトレース・データの内容は、通常バス・サイクル時
におけるページ番号内部バス２０１８のページ番号、オ
フセット・アドレス２００５のデータ・バス・サイクル
の種類信号１００１、データ・バス１００６のデータ、
バス・サイクル・スタート信号１００３およびリード・
ライト信号１００２である。
【００２８】図４（ａ）、（ｂ）、（ｃ）、（ｄ）、
（ｅ）、（ｆ）、（ｇ）、（ｈ）、（ｉ）、（ｊ）およ
び（ｋ）に示されるのは、本発明における各部の信号を
示すタイミング図であり、それぞれ順番に、クロック２
０１１、仮想アドレス出力中だと知らせる信号１００
７、アクセスの種類を知らせる信号１００１、アドレス
・バス２００１のページ番号、アドレス・バス２００５
のオフセット信号、トレース・アドレス・アクセス信号
２０１６、トレース・アドレス信号２０１５、トレース
・データ・バス２０１７のデータ、仮想ページ番号一致
信号３００３、オフセット一致信号３００４およびトラ
ップ要求信号１００８を示している。なお、図４
（ｉ），（ｊ）および（ｋ）に示されるタイミング図
は、特に、後述する第２の実施例の動作に対応するタイ
ミング図である。
【００２９】図４（ａ）に示されるように、バス・サイ
クルは、Ｔ1 およびＴ2 のそれぞれ１クロック幅のステ
ートで構成されており、必要な場合には、Ｔ2 を繰返す
ことにより延長することができる。図４の場合は、連続
した３回のバス・サイクルを示すタイミング図である。
最初のバス・サイクルは、デバッグ・サイクル（仮想ア
ドレス出力中だと知らせる信号１００７がアクティブ）
で、新ページの命令フェッチ（アクセスの種類を知らせ
る信号１００１が、２進数で１１１）に伴ない発行され
たバス・サイクルである。このサイクルにおいては、ア
ドレス・バス２００１の命令フェッチ用仮想ページ番号
は、仮想ページ番号の命令用セット信号２０１０を介し
て命令フェッチ用レジスタ２０２にセットされる。２番
目のバス・サイクルおよび３番目のバス・サイクルは、
共に、通常の命令フェッチ・バス・サイクル（仮想アド
レス出力中だと知らせる信号１００７がインアクティ
ブ、アクセスの種類を知らせる信号１００１が２進数で
１１１）である。
【００３０】トレース・メモリ装置に記憶されるトレー
ス・データはＴ1 ステートにおけるＴＤ1 、Ｔ2 ステー
トにおけるＴＤ1 、およびＴ1 ステートにおけるＴＤ2
の３データである。これらのＴＤ1 およびＴＤ2 は、ペ
ージ番号だけは、最初のデバッグ・サイクルにおいて、
命令フェッチ用仮想ページ番号がセットされたレジスタ
２０２のデータであるが、その他のデータは、マイクロ
プロセッサ１０１において発行されたバス・サイクルの
データを、トレース・データ・アクセス信号２０１６に
よりサンプリングして得られたデータである。このトレ
ース・データ・アクセス信号２０１６は、通常バス・サ
イクル時のクロックの立下がりにおいてアクティブとな
る信号である。プログラマは、トレースメモリ装置２０
１に記憶されているトレース・データを読出すことによ
り、容易に仮想アドレスによるトレースが可能となり、
実アドレスと仮想アドレスの違いを気にすることなくデ
バッグを行うことができる。
【００３１】次に、本発明の第２の実施例について説明
する。本実施例の全体の構成を示すブロック図は第１の
実施例と同様であり、図１に示されるとうりである。本
実施例と第１の実施例との相違点は、図１におけるバス
監視装置１０３の内部構成の差異にある。
【００３２】図３は、第２の実施例のバス監視装置に含
まれるトラップ回路を示す図である。本実施例において
は、第１の実施例に対して、その他のページ番号出力選
択信号２００６を消去し、プログラマがトラップを掛け
るページ番号をセットするページ・トラップ・レジスタ
３０２と、トラップを掛けるオフセットをセットするオ
フセット・トラップ・レジスタ３０３とが追加され、ペ
ージ番号内部バス３００５を介して入力される仮想ペー
ジ番号と、ページ・トラップ・レジスタ３０２の出力と
を比較する比較器３０５と、アドレス・バス２００５を
介して入力されるオフセット・アドレスと、オフセット
・トラップ・レジスタ３０３のオフセット出力とを比較
する比較器３０１とが追加されており、且つ、これらの
比較結果より、マイクロプロセッサ１０１にトラップを
起すためのトラップ要求信号１００８を出力する機能が
付加されている。
【００３３】以下、図４（ｉ）、（ｊ）および（ｋ）の
タイミング図を参照して本実施例の動作について説明す
る。本タイミング図は、２番目の通常バス・サイクルに
対応する仮想アドレスと、プログラマにより設定された
トラップ・アドレスとが一致した時の仮想ページ番号一
致信号３００３と、オフセット一致信号３００４と、ト
ラップ要求信号１００８とを示すタイミング図である。
【００３４】トラップ・アドレス信号３００１は、ペー
ジ番号とオフセットに分離されて、それぞれページ・ト
ラップ・レジスタ３０２およびオフセット・トラップ・
レジスタ３０３に入力され、トラップ・セット信号３０
０２の立上がりのタイミングにおいて、それぞれのレジ
スタにセットされる。仮想ページ番号一致信号３００３
は、比較器３０５により、ページ・トラップ・レジスタ
３０２にセットされたトラップ・アドレスのページ番号
と、ページ番号内部バス３００５のデータとを比較した
結果を示す信号である。最初のデバッグ・バス・サイク
ルにおいて、命令フェッチ用レジスタ２０２にセットさ
れたフェッチ用仮想ページは、２番目の通常バス・サイ
クルにおいてはページ番号内部バス３００５に出力され
る。命令フェッチ用レジスタ２０２の命令フェッチ用仮
想ページ番号と、ページ・トラップ・レジスタ３０２の
トラップ・ページ番号とは一致しているので、ページ番
号内部バス３００５より、フェッチ用仮想ページが、２
番目の通常バス・サイクルにおいて出力されると同時
に、仮想ページ番号一致信号３００３はアクティブにな
る。オフセット一致信号３００４は、比較器３０１によ
り、オフセット・トラップ・レジスタ３０３にセットさ
れたトラップ・アドレスのオフセットと、マイクロプロ
セッサ１０１において発行される通常バス・サイクルに
おけるアドレス・バス２００５のオフセットとを比較し
た結果を示す信号である。２番目のバス・サイクルにお
けるアドレス・バス２００５のオフセットと、オフセッ
ト・トラップ・レジスタ３０３にセットされたトラップ
・アドレスのオフセットとは一致しているので、２番目
のバス・サイクルにおけるＴ1 ステートが開始されると
同時に、オフセット一致信号３００４はアクティブにな
る。
【００３５】フリップフロップ３０４より出力されるト
ラップ要求信号１００８は、通常バス・サイクル中にお
いて、トラップ・アドレスとマイクロプセッサ１０１の
仮想アドレスが一致する（仮想ページ番号一致信号３０
０３と、オフセット一致信号３００４が共にアクティブ
となる）時に、クロック２０１１の立下りにおいてセッ
トされ、マイクロプロセッサ１０１に送られる。マイク
ロプロセッサ１０１においては、このトラップ要求信号
１００８をトラップ信号として入力することにより、プ
ログラマは、仮想アドレスによりトラップを掛けてデバ
ッグを行うことができる。
【００３６】
【発明の効果】以上説明したように、本発明は、仮想バ
ス・サイクルと通常バス・サイクルの２種類のバス・サ
イクルを出力する機能を有するマイクロプロセッサを用
いることにより、仮想アドレスによるバス・サイクルの
監視を行うことが可能となり、デバッグ・チップという
余分なデバイスが不要となり、装置構成上のコストが低
減されるとともに、デバイスの製造時におけるバラツキ
によるデバイス間における整合性の問題が一切排除する
ことができるという効果がある。
【図面の簡単な説明】
【図１】本発明の構成を示すブロック図である。
【図２】本発明の第１の実施例のバス監視装置内のトレ
ース回路を示す図である。
【図３】本発明の第２の実施例のバス監視装置内のトラ
ップ回路を示す図である。
【図４】本発明における各部の信号のタイミング図であ
る。
【図５】従来例を示すブロック図である。
【図６】従来例のバス監視装置内のトレース回路を示す
図である。
【図７】従来例のバス監視装置内のトラップ回路を示す
図である。
【符号の説明】
１０１、５０１ マイクロプロセッサ １０２ メモリ装置 １０３、５０４ バス監視装置 ２０１ トレースメモリ装置 ２０２ 命令フェッチ用レジスタ ２０３ データ用レジスタ ２０４、２１５、３１０、３１４、６０１、７０４ イ
ンバータ ２０５〜２１３、３０６〜３０９、３１１〜３１３、６
０２ ＡＮＤ回路 ２１４ トラップ・アドレス・カウンタ ３０１、３０５、７０２ 比較器 ３０２ ページ・トラップ・レジスタ ３０３ オフセット・トラップ・レジスタ ３０４、７０３ フリップフロップ ５０２ デバッグ・チップ ７０１ トラップ・アドレス・レジスタ

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 マイクロプロセッサ・システムに適用さ
    れるトレ−ス手法を用いたデバッグ装置において、 仮想記憶管理機構を内蔵し、通常動作時における実アド
    レス出力に対応する通常バス・サイクルを出力する機
    能、ならびにデバッグ時における仮想アドレス出力に対
    応するデバッグ・バス・サイクルを出力する機能を有し
    ており、前記仮想アドレスの出力時においては、アクセ
    スの種類を知らせる信号ならびに仮想アドレスの出力中
    であることを知らせる信号を共に出力するマイクロプロ
    セッサと、 前記マイクロプロセッサに対して、少なくともアドレス
    ・バスおよびデータ・バスを介して接続されており、当
    該マイクロプロセッサとともにマイクロプロセッサ・シ
    ステムを形成するメモリ装置と、 前記マイクロプロセッサに対して、少なくともアドレス
    ・バスおよびデータ・バスを介して接続されており、前
    記マイクロプロセッサにおいて発行されるバス・サイク
    ル、出力されるアドレスおよび転送されるリード／ライ
    ト・データ等の時間的経過内容等を監視しており、前記
    仮想アドレスの出力時においては、前記マイクロプロセ
    ッサより出力されるアクセスの種類を知らせる信号なら
    びに仮想アドレスの出力中であることを知らせる信号等
    を受けて、トレース・データを格納する手段を含むトレ
    −ス回路を備えるバス監視装置と、 を少なくとも備えて構成され、仮想アドレスを用いてデ
    バッグすることができることを特徴とするデバッグ装
    置。
  2. 【請求項２】 マイクロプロセッサ・システムに適用さ
    れるトラップ手法を用いたデバッグ装置において、 仮想記憶管理機構を内蔵し、通常動作時における実アド
    レス出力に対応する通常バス・サイクルを出力する機
    能、ならびにデバッグ時における仮想アドレス出力に対
    応するデバッグ・バス・サイクルを出力する機能を有し
    ており、前記仮想アドレスの出力時においては、アクセ
    スの種類を知らせる信号ならびに仮想アドレスの出力中
    であることを知らせる信号を共に出力するマイクロプロ
    セッサと、 前記マイクロプロセッサに対して、少なくともアドレス
    ・バスおよびデータ・バスを介して接続されており、当
    該マイクロプロセッサとともにマイクロプロセッサ・シ
    ステムを形成するメモリ装置と、 前記マイクロプロセッサに対して、少なくともアドレス
    ・バスおよびデータ・バスを介して接続されており、前
    記マイクロプロセッサにおいて発行されるバス・サイク
    ルを監視しており、通常バス・サイクルの過程におい
    て、所定のトラップ・データと仮想アドレスが一致する
    時点においてトラップ要求信号を設定し、前記マイクロ
    プロセッサに対して出力する手段を含むトラップ回路を
    備えるバス監視装置と、 を少なくとも備えて構成され、仮想アドレスを用いてデ
    バッグすることができることを特徴とするデバッグ装
    置。
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