JPS63173143A - メモリインタフエ−ス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリインタフェース回路に関し、特にデータ
フロープロセッサからメモリに対する読出し書込みの動
作を実行するメモリインタフェース回路に関する。

〔従来の技術〕

従来、データフロープロセッサとして日本電気株式会社
製μＰＤ７２８１がある。また、このデータフロープロ
セッサを用いた演算処理システムにおけるメモリインタ
フェース回路として、日本電気株式会社製のμＰＤ９３
０５がある。このμＰＤ９３０５のメモリアクセス動作
についてまず説明する。

μＰＤ９３０５はデータフロ一方式でデータ転送及び演
算処理を行っており、入出力されるデータはトークンと
呼ばれる。

トークンはデータ値を持つデータ部と、このデータ部の
意味を示す識別子と、トークンの行き先を示すデスティ
ネーションタグなどとから構成された組データである。

例えば、メモリ書込みの場合には、書込みデータである
データ部、データ部のデータが書込みデータであること
を示す識別子およびメモリインタフェース回路を行き先
とするデスティネーションタグを有する書込みデータト
ークンおよび書込みアドレスであるデータ部、データ部
のデータが書込みアドレスであることを示す識別子およ
びメモワインタフエース回路を行き先とするデスティネ
ーションタグを有する書込みアドレスト−クンをこの順
序でメモリインタフェース回路に入力する。

メモリインタフェース回路は、内部に複数のデータレジ
スタを有しており、書込みデータトークン　　　　′が
入力されるとそのデータ部の書込みデータをデータレジ
スタに設定し保持する。

次に、書込みアドレスト−クンが人力されると、メモリ
インタフェース回路は、メモリに対して、データレジス
タから読出した書込みデータと、書込みアドレスト−ク
ンのデータ部の書込みアドレスと、メモリ書込み指令信
号とを出力し書込み動作を指示する。

メモリはその指示に従って書込み動作を実行し、これが
終了するとメモリインタフェース回路にアクセス終了信
号を返送する。メモリインタフェース回路はこのアクセ
ス終了信号を受取ってメモリ書込み動作を終了する。

また、メモリ読出しの場合には、読出しアドレスである
データ部、読出しデータの行き先を示すデスティネーシ
ョン情報と読出しデータが有すべき識別子情報を持つ識
別子、メモリインタフェース回路を行き先とするデステ
ィネーションタグを有する読出しアドレスト−クンをメ
モリインタフェース回路に入力する。メモリインタフェ
ース回路は内部にアドレスレジスタ、リードデータレジ
スタ、デスティネーションレジスタ、識別子レジスタを
有しており、読出しアドレスト−クンが入力されると、
そのデータ部の読出しアドレスをアドレスレジスタに、
識別子に含まれるデスティネーション情報をデスティネ
ーションレジスタに、同じく識別子に含まれる識別子情
報を識別子レジスタに設定し保持させて、メモリに対す
る読出し動作を実行し、読出しデータをリードデータレ
ジスタに設定し保持させる。次に、メモリインタフェー
ス回路は、リードデータレジスタの値をデータ部、デス
ティネーションレジスタの値をデスティネーション、識
別子レジスタの値を識別子として有するトークンを出力
して読出し動作を終了する。

以上のように、メモリ書込みの場合には、メモリインタ
フェース回路によりメモリに対する書込みを行うことが
でき、メモリ読出しの場合には、メモリインタフェース
回路は読出しアドレスト−クンを入力することによって
、読出されたデータを含む読出しデータトークンを生成
し、出力することができる。

また、メモリ読出しの場合、上述で説明したように、μ
ＰＤ９３０５では読出しアドレスト−クンの識別子に、
読出しデータトークンのデスティネーションタグと識別
子とを与える情報を持たせている。即ち、７ビツトの読
出しアドレスト−クンの識別子のうち、下位４ビツトが
読出しデータトークンの識別子の下位側４ビツトになり
、上位３ビツトが読出しデータトークンのデスティネー
ションタグの下位側３ビツトになる。なお、読出しデー
タトークンの識別子およびデスティネーションタグの残
りのビットは固定値が与えられる。

〔発明が解決しようとする問題点〕

ところで、上述したようなデータフロープロセッサから
メモリに対する読出し書込みの動作を行うメモリインタ
フェース回路を用いたシステムにおいて、メモリを介し
て２つのプロセスが値を授受する場合を考える。例えば
今、ＡとＢのプロセスがあり、Ａの書込んだ値をＢが読
出すものとする。この時、ＡとＢで特に同期の為にトー
クンをやりとりすること、即ちＡがＢに対して読出し許
可を示すトークンを出せば問題ない。しかし、このよう
な同期をとることはプログラム全体からみると単なる制
御のためだけのオーバーヘッドでしかないし、また、読
出しプロセスが必ず、Ｂであるというように確定してい
ない場合にはプログラムできないわけである。

そこで、次のようにフラグビットを用いることが考えら
れる。即ちメモリインタフェース回路が扱うメモリの一
語は数値データ部に加えてフラグビットを持つものとす
ると、そのフラグビットのオン／オフによってＡのプロ
セスが書込みを行ったか否かの状態を示すことができる
わけであり、これを利用すれば、次のＢプロセスはメモ
リの上述のフラグがオンになっていたならばＡのプロセ
スが書込んだものとして読出しデータを受けとることが
できるわけである。

、ところが、ここで問題となるのは、読出しデータのフ
ラグがオフであった場合である。この時、Ａのプロセス
からの書込みがまだ実行されていないわけであるから、
しばらく経ってから再読出しを行う必要がある。この再
読出しまでの間に他のメモリアクセスを全て中断もしく
は待たせることは効率を悪化させることになる。

一方、メモリインタフェース内にキューメモリなどを置
いて、再読出しアドレスト−クンの待ち行列をつくらせ
る方法も考えられるが、これではハードウェア的にメモ
リインタフェースが大きくなる欠点があり、更にはキュ
ーに入ってしまうとトークン間でのフラグがオンになり
読出し可能となったものからアクセスするというトーク
ン間の追越しができないので、効率は上げにくい。

゛本発明の目的は、メモリインタフェースのハードウェ
ア量をあまり増大させずに追越しを許す、メモリの再読
出し機能を備えるメモリインタフェース回路を提供する
ことにある。

〔問題点を解決するための手段〕

本発明は、リング状に接続された複数のデータフロープ
ロセッサとメモリとに接続され、データフロープロセッ
サから入力されるトークンの指示によりメモリに対して
読出し書込み動作を実行するメモリインタフェース回路
において、前記メモリへ読出し／書込みの信号を出力す
るメモリアクセス制御部と、 前記メモリにアドレスを出力するアドレスレジスタと、 前記メモリからの読出しデータを保持するり一ドデータ
レジスタと、 入力トークンの識別子の値に応じて設定され化カドーク
ンの識別子及びデスティネーションタグを出力する識別
子レジスタ及びデスティネーションレジスタと、 前記リードデータレジスタに読出したデータのフラグビ
ットがオフであれば前記識別子レジスタの出力を変換し
て出力する変換部と、 前記フラグビットのオン／オフに応じて前記リードデー
タレジスタの出力と前記アドレスレジスタの出力の一方
を選択し化カドークンのデータ部として出力する選択部
と、 トークンの入力によって前記メモリアクセス制御部の動
作を開始させ、前記アドレスレジスタ、デスティネーシ
ョンレジスタ、識別子レジスタのそれぞれの設定を行う
入力部と、 前記選択部、変換部及びデスティネーションレジスタの
出力から化カドークンを生成する出力部とを備えること
を特徴としている。

〔作用〕

メモリインタフェース回路は、メモリの再読出し機能を
有し、リードデータレジスタ及びアドレスレジスタの各
出力が与えられ、かつメモリ読出しの場合に生成される
化カドークンのデータ部となる情報を出力する選択部と
、入力トークンの識別子が保持される識別子レジスタの
出力を変換する変換部を備える。これらはリードデータ
レジスタのフラグビットによって制御されるので、フラ
グビットがオフで再読出しを行う場合には、データ部に
再び読出しアドレスを持つ再読出しトークンが出力トー
クンとして出力部で生成され出力されることになり、こ
れを再アクセスのための読出しアドレスト−クンとして
使用することができ、入力部に入力すれば、アクセスが
成功するまで再読出しを繰り返し行わせることが可能で
ある。これにより、プロセス間でのメモリを介してのデ
ータの授受を円滑かつ効率よく行うことができ、ハード
ウェアの大幅な増加を招くことな（メモリの再読出し機
能を実現でき、また追越しも可能となる。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例を示すブロック図である。

メモリインクフェ−ス回路１０は、入力部２４、出力部
２１、アドレスレジスタ１１、リードデータレジスタ１
２、識別子レジスタ１３、変換部１４、デスティネーシ
ョンレジスタ１５、選択部１６、メモリアクセス制御部
１７とから構成されている。データフロープロセッサ２
２．２３は入力部２４と出力部２１によってメモリイン
タフェースとリング状に信号線１１５゜１１６　、１１
７により接続されている。

メモリインタフェース回路１０の入力部２４には、デー
タフロープロセッサ２３からトークンが入力される。入
力部２４は、トークンの入力によってメモリアクセス制
御部１７の動作を開始させ、アドレスレジスタ１１、デ
スティネーションレジスタ１５、識別子レジスタ１３の
それぞれの設定を行うもので、これらメモリアクセス制
御部１７等と信号線１００を介して接続されている。メ
モリアクセス制御部１７とは信号線１０１によって、ま
た、アドレスレジスタ１１とは信号線１０２によってそ
れぞれ接続されており、更に、識別子レジスタ１３とは
信号線１０５、デスティネーションレジスタ１５とは信
号線１０６によって接続されている。

メモリアクセス制御部１７は、メモリインクフェース回
路１０が入力トークンの指示によりメモリ２０に対して
読出し書込み動作を実行する場合において、メモリ読出
しのときはメモリ２０へ読出しの信号を出力し、また、
メモリ書込みのときはメモリ２０へ書込みの信号を出力
する制御部であり、メモＩＪ２０と信号線１１Ｂによっ
て接続されている。この信号ｖＡ１１８はメモリアクセ
ス制御部１７からメモリ２０への制御信号線である。

アドレスレジスタ１１は、メモリ２０にアドレスを出力
するレジスタであり、入力トークンが例えばメモリ読出
しの場合の読出しアドレスト−クンのときには、その読
出しアドレスト−クンのデータ部であるアクセスアドレ
ス値はこのアドレスレジスタ１１にセットされ、信号ｖ
Ａ１０３を介してメモリ２０へ出力されると共に、選択
部１６にも与えられる。

識別子レジスタ１３とデスティネーションレジスタ１５
は、入力トークンの識別子の値に応じて設定されるレジ
スタであり、それぞれメモリ読出しの場合、識別子レジ
スタ１３は後述の出力部２１によって生成されるべき出
力トークンの識別子を出力し、またデスティネーション
レジスタ１５はその出力トークンのデスティネーション
タグを出力する。このトークン出力のための識別子情報
、デスティネーション情報は、信号９１００によって入
力される入力トークンの識別子からとりだされ、それぞ
れ信号線１０４を介し、更に信号線１０５．１０６を通
してそれぞれのレジスタ１３．１５に与えられる。

リードデータレジスタ１２は、メモリ読出しの場合にメ
モリ２０からデータを読出しこれを保持するレジスタで
、メモリ２０と信号綿１０９によって接続されていると
共に、選択部１６と信号線１１１によって接続されてお
り、更に、リードデータレジスタ１２のフラグビットが
信号線１１０を介して選択部１６と変換部１４とに与え
られるようになっている。このフラグビットのオン／オ
フの情報は、選択部１６における選択制御信号として、
また変換部１４における変換制御信号として用いられる
。

変換部１４は、上述のリードデータレジスタ１２に読出
したデータのフラグビットがオフの場合に、識別子レジ
スタ１３の出力を変換して出力するもので、識別子レジ
スタ１３と信号線１０７によって接続されており、また
、選択部１６は、フラグビットのオン／オフに応じて、
リードデータレジスタ１２の出力と既述したアドレスレ
ジスタ１１の出力のうちの一方を選択し出力トークンの
データ部として出力する選択手段である。そして、この
選択部１６、変換部１４及び前述のデスティネーション
レジスタ１５のそれぞれは、信号線１１３　、１１２及
び１０８を介し更に信号線１１４を通して出力部２１と
接続されており、この出力部２１は、これら選択部１６
、変換部１４、デスティネーションレジスタ１５の出力
から出力トークンを生成し、出力するようになっている
。

このように、ホストプロセッサ及びリング状に接続され
た複数の、図示の例では２つのデータフロープロセッサ
２２．２３と、メモリ２０との間に接続され、データフ
ロープロセッサ２２から入力されるトークンの指示によ
りメモリ２０に対して読出し書込み動作を実行するメモ
リインタフェース回路において、メモリ２０へ読出し／
書込みの信号を出力、するメモリアクセス制御部１７と
、メモリ２０にアドレスを出力するアドレスレジスタ１
工と、メモリ２０か、ら続出しデータを入力保持するり
一ドデータレジスタ１２と、入力トークンの識別子の値
に応じて設定され、出力トークンの識別子およびデステ
ィネーションタグを出力する識別子レジスタ１３および
デスティネーションレジスタ１５と、リードデータレジ
スタ１２に読出したデータのフラグビットがオフであれ
ば識別子レジスタ１３の出力を変換してから出力する変
換部１４と、フラグビットのオン／オフに応じてリード
データレジスタ１２の出力とアドレスレジスタ１１の出
力との一方を選択し出力トークンのデータ部として出力
する選択部１６と、トークンの入力によってメモリアク
セス制御部１７の動作を開始させ、アドレスレジスタ１
１、デスティネーションレジスタ１５、識別子レジスタ
１３のそれぞれの設定を行う入力部２４と、選択部１６
、変換部１４、デスティネーションレジスタ１５の出力
から出力トークンを生成する出力部２１とを有している
。

更に、このメモリインタフェース回路ＩＯの動作につい
て具体的に説明する。

入力部２４は信号線１１６から入力したトークンを信号
線１００により内部のレジスタ等に転送し、設定する。

信号線１０１でメモリアクセス制御部１７にメモリアク
セスのトークンが入力したことが伝えられると、メモリ
アクセスが開始される。

入力トークンが読出しアドレスト−クンの場合、信号線
１０２によって読出しアドレスト−クンのデータ部であ
るアクセスアドレス値はアドレスレジスタ１１にセット
され、メモリ２０へ信号線１０３から出力される。信号
線１０４からは入力した続出、しアドレスト−クンの識
別子から読出しデータにトークン出力のための識別子情
報とデスティネーション情報がとりだされて信号線１０
５　、１０６によって識別子レジスタ１３．デスティネ
ーションレジスタ１５に設定される。

メモリ２０からの読出されたデータは信号線１０９によ
ってリードデータレジスタ１２に保持される。

リードデータレジスタ１２のフラグビットは信号線１１
０により変換部１４へ信号線１０７からの識別子レジス
タ１３の出力と共に入力される。変換部１４は既述した
如く、入力したフラグビットのオン／オフにより識別子
を変換するものであり、例えばオンであれば入力した識
別子をそのままで、オフであれば入力した識別子を例え
ばインクリメントの変換をして信号線１１２へ出力する
。

一方、選択部１６はフラグビットを信号′ａ１１０、リ
ードデータレジスタ１２の出力を信号６１１１１、アド
レスレジスタ１１の出力を信号線１０３からそれぞれ入
力し、信号線１１０のフラグビットがオンであれば信号
線１１１側、オフであれば信号線１０３側を選択し、読
出しデータトークンのデータ部になるよう信号線１１３
に出力する。信号線１１３　、１１２　。

１０８は読出しデータトークンを形成する組データとし
て信号線１１４により出力部２１に入力され、読出しデ
ータトークンが信号線１１５へ出力される。

従って、上述の変換部１４、選択部１６は、メモリ読出
しの場合における読出しデータトークンの生成に際し、
フラグビットがオンかオフかによって次のような動作を
行い、これに応じてトークンが生成され、出力されるこ
とになる。

上述のフラグビットがオンの場合には、読出されたデー
タが選択部１６を介して出力部２１に与えられると共に
、識別子レジスタ１３からは入力した識別子が変換され
ないでそのまま変換部１４を通して出力部２１に与えら
れ、これらに基づき出力トークンとして読出しデータト
ークンが生成されるので、かかる場合は既述したμＰＤ
９３０５の場合と同様であり、リードデータレジスタ１
２の値をデータ部、デスティネーションレジスタ１５の
値をデスティネーション、識別子レジスタ１３の値を識
別子として有するトークンが信号、％１１１５へ送出さ
れ、アクセスは完了し、読出し動作は終了することにな
る。

しかし、フラグビットがオフであったならば、　・この
場合は、再読出しを行わせることができるようメモリの
再読出しのための再読出しトークンが出力トークンとし
て生成され、これが信号線１１５へ送出されてデータフ
ロープロセッサ２２に与えられることになる。

即ち、この場合には、選択部１６からはリードデータレ
ジスタ１２の出力ではなく既述したアドレスレジスタ１
１に保持されているアドレスが出力部２１へ与えられる
。また、変換部１４からは前述の場合と異なり、入力し
た識別子を変換したものが出力部２１へ与えられる。

出力部２１は、これらに基づいて出力トークンを生成す
ることになるが、この場合、そのトークンのデータ部に
は読出しデータではなく読出しアドレスがあり、しかも
１．その識別子は入力したものではなく、これとは区別
できるよう変換された異なる識別子、例えばインクリメ
ントされたものである。

データの読出しが完了しないときは、このような内容の
トークンが生成され、これが信号線１１５へ出力される
ことになる。

メモリ２０からリードデータレジスタ１２に読出しが行
われた後、メモリアクセス制御部１７はメモリ２０の読
出しを行ったアドレスの語のフラグビット部分をオフに
するようなメモリ書込み動作を行う。

従って、読出しが行われた後で再び同一アドレスを読出
しても、そのフラグビットはオフになっていることにな
る。

次に本発明に従う第１図のメモリインタフェース回路を
用いたプロセス間のデータの受渡し方法について説明す
る。

データを渡すプロセスをＡ１受は取り側プロセスをＢと
呼ぶことにする。初めにメモリ内の各語のフラグビット
はすべてオフにクリアしてお（ものとする。

プロセスＡはデータをメモリに書込む際にフラグビット
をオンにしたデータをメモリに書込む。

受は取り側のプロセスＢは次のように動作するようデー
タフロープロセッサにプログラムしておく。

■　読出しデータトークンに２種類用意する。これらは
連続する番号へ識別子区別され、番号の若い方が真の読
出しデータトークンであり、インクリメントされた識別
子を持つ読出しデータトークンはフラグがオフのときの
ものであるから再読出し処理に入る。

■　真の読出しデータトークンはそのまま本来の処理プ
ロセスに入る。

■　再読出しのために出力された読出しデータトークン
のデータ部には読出しのアドレスがある。

従って再びメモリインタフェースに読出しアドレスト−
クンとして出力し、再読出しを行わせる。

上記■はプロセスＡがメモリにデータを書込んで、フラ
グビットがオンになるまで繰り返される。

このように、２つのプロセス間でのメモリを介したデー
タの授受を行う場合において、再読出しを行うとき、既
述したように、キューメモリなどにより再読出しアドレ
スト−クンの待ち行列をつくらせる方法によるときは、
ハードウェアが増大し、また追越しもできないのに対し
、第１図に示したメモリインタフェース回路１０によれ
ば、そのよ゛うなことがな（、データ部に読出しアドレ
スを持つトークンを得ることができ、これを再び入力部
に入力することにより、再読出しを繰り返し行わせるこ
とができる。

なお、再読出しのトークンを出力するところで、そのア
クセス回数をカウントするようにデータフロープロセッ
サでプログラムしておけば、一定回数基上のアクセスで
もフラグがオンにならない場合に処理のアボートも可能
である。このようにすれば書込み側プロセスの異常にも
対処できる。

〔発明の効果〕

以上説明したように本発明によれば、メモリを再アクセ
スするトークンをアクセスが成功するまで繰り返し行う
ことができ、たとえ複数個の再読出しトークンがあって
も、フラグビットが先にオンになったデータから順次読
み出されてゆけるので、プロセス間でのメモリを経由し
たデータの授受を行うときでも、これを円滑に効率よく
行うことができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図である。 １０・・・メモリインタフェース回路 １１・・・アドレスレジスタ １２・・・リードデータレジスタ １３・・・識別子レジスタ １４・・・変換部 １５・・・デスティネーシッンレジスタ１６・・・選択
部 １７・・・メモリアクセス制御部 ２０・・・メモリ ２１・・・出力部 ２２、２３・・・データフロープロセッサ２４・・・入
力部 １００〜１１８・・・信号線

Claims (1)

【特許請求の範囲】
1. （１）リング状に接続された複数のデータフロープロセ
   ッサとメモリとに接続され、データフロープロセッサか
   ら入力されるトークンの指示によりメモリに対して読出
   し書込み動作を実行するメモリインタフェース回路にお
   いて、 前記メモリへ読出し／書込みの信号を出力するメモリア
   クセス制御部と、 前記メモリにアドレスを出力するアドレスレジスタと、 前記メモリからの読出しデータを保持するリードデータ
   レジスタと、 入力トークンの識別子の値に応じて設定され出力トーク
   ンの識別子及びデスティネーションタグを出力する識別
   子レジスタ及びデスティネーションレジスタと、 前記リードデータレジスタに読出したデータのフラグビ
   ットがオフであれば前記識別子レジスタの出力を変換し
   て出力する変換部と、 前記フラグビットのオン／オフに応じて前記リードデー
   タレジスタの出力と前記アドレスレジスタの出力の一方
   を選択し出力トークンのデータ部として出力する選択部
   と、 トークンの入力によって前記メモリアクセス制御部の動
   作を開始させ、前記アドレスレジスタ、デスティネーシ
   ョンレジスタ、識別子レジスタのそれぞれの設定を行う
   入力部と、 前記選択部、変換部及びデスティネーションレジスタの
   出力から出力トークンを生成する出力部とを備えること
   を特徴とするメモリインタフェース回路。