JPH0520140U - 情報処理装置 - Google Patents

Abstract

(57)【要約】 【目的】メモリから情報を読み出し、演算処理し、メモ
リに書き込む情報処理を高速化する。 【構成】第１および第２のバスセレクタ１４，１６をそ
れぞれ介して、第１および第２のメモリ１０，１２を、
読み出し専用バス２０により演算部１８に接続し、第１
および第２のバスセレクタ１４，１６をそれぞれ介し
て、第１および第２のメモリ１０，１２を、書き込み専
用バス２２により演算部１８に接続する。レジスタ１５
により第１および第２のバスセレクタ１４，１６を制御
し、第１（または第２）のメモリ１０（または１２）を
読み出し専用バス２０に接続し、且つ第２（または第
１）のメモリ１２（または１０）を書き込み専用バス２
２に接続することができる。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

この考案は情報処理装置、詳しくは、メモリと演算部とを有し、メモリと演算 部との間で、情報の読み出し・書き込みを行う情報処理装置に関する。この考案 は、例えば画像情報処理におけるフィルタリング処理装置等として利用すること ができる。

【０００２】

【従来の技術】

フィルタリング装置等では、従来から知られているように、演算部とメモリと の間の情報のやり取りは「同一のバス」を通して行っており、情報の処理を行う のに、情報の読み出しと書き込みとを同時に行うことができない。

【０００３】 従って、メモリの内容を読みだして演算部で演算を行い、演算結果をメモリに 書き込むのには最低で３サイクルの時間（読み出しサイクル・演算サイクル・書 き込みサイクル）を要する。このため情報処理が遅いという問題がある。

【０００４】

【考案が解決しようとする課題】

この考案は、このような問題を解決すべくなされたものであって、情報処理の 高速化を可能にした新規な情報処理装置の提供を目的とする。

【０００５】

【課題を解決するための手段】

この考案の情報処理装置は、演算部と、第１および第２のメモリと、第１およ び第２のバスセレクタと、レジスタと、読み出し専用バスおよび書き込み専用バ スとを有する。

【０００６】 「演算部」は、パイプライン処理が可能で、情報に対する演算処理を行う。 「第１および第２のメモリ」は、演算部により処理すべき情報や、演算処理結 果を記憶する。 「第１のバスセレクタ」は第１のメモリに対応して設けられる。 「第２のバスセレクタ」は第２のメモリに対応して設けられる。 「レジスタ」は、第１，第２のセレクタを制御する。

【０００７】 「読み出し専用バス」は、第１および第２のバスセレクタをそれぞれ介して、 第１および第２のメモリと演算部を接続する。 「書き込み専用バス」は、第１および第２のバスセレクタをそれぞれ介して、 第１および第２のメモリと演算部を接続する。

【０００８】 上記演算部は、演算処理部と、読み出しアドレスカウンタと、書き込みアドレ スカウンタと、コントローラとを有する。 「演算部」は、情報に対する演算処理を行う。 「読み出しアドレスカウンタ」は、上記第１または第２のメモリの内容を読み だすに際して、読み出すべきアドレスの指定を行う。 「書き込みアドレスカウンタ」は、上記第１または第２のメモリに情報を書き 込むに際して、書き込むべきアドレスの指定を行う。 「コントローラ」は、演算処理部・読み出し・書き込みアドレスカウンタを制 御する。

【０００９】 そして、第１および第２のバスセレクタにより、第１（または第２）のメモリ を読み出し専用バスに接続し、且つ第２（または第１）のメモリを書き込み専用 バスに接続できる。

【００１０】

【作用】

上記のように、この考案の情報処理装置では、第１または第２のメモリが記憶 する情報を、読み出し専用バスにより選択的に演算部に読み出だすことができ、 また演算部による演算処理結果は、書き込み専用バスにより第２または第１のメ モリに、選択的に書き込むことができる。

【００１１】 従って、フィルタリングのような、パイプライン処理の可能な情報処理では、 読み込み・演算・書き込みを並列処理できる。

【００１２】

【実施例】

図１に示す実施例において、第１のメモリ１０、第２のメモリ１２は具体的に はランダム・アクセス・メモリである。メモリ１０は、第１のバスセレクタ１４ の入出力端子：ａに接続され、メモリ１２は第２のバスセレクタ１６の入出力端 子：ｅに接続されている。

【００１３】 バスセレクタ１４，１６の、それぞれの端子：ｂ，ｆにはＣＰＵバス３０が接 続され、バスセレクタ１４，１６の、それぞれの出力端子：ｃ，ｇは、読み出し 専用バス２０を介して演算部１８に接続されている。また、バスセレクタ１４， １６の、それぞれの入力端子：ｄ，ｈは、書き込み専用バス２２を介して演算部 １８に接続されている。

【００１４】 バスセレクタ１４，１６は共にレジスタ１５に接続され、このレジスタ１５に はＣＰＵバス３０が接続されている。

【００１５】 情報処理の例として、メモリ１０に記憶されている情報を読み出して演算処理 を行い、その結果をメモリ１２に書き込む処理を説明する。 この目的のためには先ず、バスセレクタ１４の「端子：ａ−ｃ間をオン」にし 、バスセレクタ１６の「端子：ｅ−ｈ間をオン」にする必要がある。これは、レ ジスタ１５を用いて以下のように行われる。即ち、「バスセレクタ１４の端子： ａ−ｃ間をオンにし、バスセレクタ１６の端子：ｅ−ｈ間をオンにする」旨の信 号はＣＰＵから発せられ、ＣＰＵバス３０によりレジスタ１５に書き込まれる。

【００１６】 レジスタ１５は、具体的には図２に示すように８ビットのラッチ回路１５Ａと ３ステートバッファ回路１５Ｂとにより構成される。今、問題としているような 、「端子：ａ−ｃ間」「端子：ｅ−ｈ間」を「オン」にする場合であれば、この ための信号はＣＰＵバス３０のデータバスを介して、ラッチ回路１５Ａに８ビッ ト情報（００１０００１０）として書き込まれる。するとレジスタ１５から「端 子：ａ−ｃ間」「端子：ｅ−ｈ間」をオンにする旨の信号が、バスセレクタ１４ ，１６に出力されて所望の状態が実現する。

【００１７】 この状態において、メモリ１０は読み出し専用バス２０を介して、またメモリ １２は書き込み専用バス２２を介して、それぞれ演算部１８と接続される。

【００１８】 演算部１８は、図３に示すように、演算処理部４４と、読み出しアドレスカウ ンタ４０と、書き込みアドレスカウンタ４２と、コントローラ５０とにより構成 されている。コントローラ５０は、ＣＰＵの制御を受けて演算処理部４４・読み 出しアドレスカウンタ４０・書き込みアドレスカウンタ４２を制御する。

【００１９】 読み出しアドレスカウンタ４０が、メモリ１０から読み出すべき情報のアドレ スを指定すると、メモリ１０から所望の情報が読み出し専用バス２０を介して読 み出される（第３図（ａ）参照）。読み出された情報は逐次、演算部１８の演算 処理部４４で演算処理される。この演算処理はコントローラ５０の制御のもとに 行われる。

【００２０】 一方、書き込みアドレスカウンタ４２は、演算処理された情報を書き込むべき メモリ１２のアドレスを指定する。演算処理部４４において演算処理された結果 情報は、書き込み専用バス２２によりバスセレクタ１６を介してメモリ１２に書 き込まれる。

【００２１】 上記の例とは逆に、メモリ１２の内容を読み出して演算処理を行い、その結果 をメモリ１０に書き込むにはバスセレクタ１４において「端子：ａ−ｄの間をオ ン」にし、バスセレクタ１６において「端子：ｅ−ｇ間をオン」にすれば良い。 この場合の、処理の様子を図３（ｂ）に示す。

【００２２】 なお、バスセレクタ１４，１６において、「端子：ａ−ｂ間」「端子：ｅ−ｆ 間」をオンにすると、ＣＰＵはＣＰＵバス３０を通じて、メモリ１０，１２に対 し、情報の読み出し・書き込みを行なうことができる。

【００２３】

【考案の効果】

以上のように、この考案によれば新規な情報処理装置を提供できる。この装置 は、上記のように構成されているので、情報の読み出し・演算処理・書き込みを 並列して処理できるため、高速の情報処理が可能である。また、各メモリに対し て情報の読み出し・書き込みを交互に行うことにより、あるデータに対して連続 して複数の演算処理を行うことができる。

【図面の簡単な説明】

【図１】この考案の実施例を示す図である。

【図２】図１の実施例における、レジスタ１５の構成を
示すブロック回路図である。

【図３】図１の実施例における情報処理の例を説明する
ための図である。

【符号の説明】

１０，１２ メモリ １４，１６ バスセレクタ １５ レジスタ １８ 演算部 ２０ 読み出し専用バス ２２ 書き込み専用バス

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 15/66 Ｊ 8420−5Ｌ 15/68 ４００ Ｊ 8420−5Ｌ

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】パイプライン処理可能な演算部と、 第１および第２のメモリと、 上記第１のメモリに対応して設けられる第１のバスセレ
   クタおよび、上記第２のメモリに対応して設けられる第
   ２のバスセレクタと、 これら第１および第２のバスセレクタを制御するレジス
   タと、 上記第１および第２のバスセレクタをそれぞれ介して、
   上記第１および第２のメモリと上記演算部を接続する読
   み出し専用バスと、 上記第１および第２のバスセレクタをそれぞれ介して、
   上記第１および第２のメモリと上記演算部を接続する書
   き込み専用バスとを有し、 上記演算部が、演算処理を行う演算処理部と、読み出し
   アドレスカウンタおよび書き込みアドレスカウンタと、
   これら演算処理部・読み出し・書き込みアドレスカウン
   タを制御するコントローラとを有し、 上記第１および第２のバスセレクタにより、第１（また
   は第２）のメモリを読み出し専用バスに接続し、且つ第
   ２（または第１）のメモリを書き込み専用バスに接続で
   きることを特徴とする情報処理装置。