JPS62165248A - メモリアクセス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ２次元配置のデータに対するメモリアクセス方式におい
て、該データをアクセスする為のアドレスを保持するア
ドレスレジスタ（ＡＲ）と、そのアドレスレジスタ（Ａ
ｌ２）の内容を、該２次元配置に対応させて、メモリア
クセス毎に更新するレングスを記憶する２組のレングス
レジスタ（ＬＲ０、１）と、その更新機構とを設けると
共に、該２次元配置のメモリに対して、各元のアクセス
回数め初期値を記憶する２組のイニシャルカウントレジ
スタ（ＩＣＲｏ。

１）と、上記初期値に対するメモリアクセスの中間値を
記憶するワークカウントレジスタ（ＷＣＲ０、　１）と
。

それぞれにおいて、該メモリアクセス毎に該アクセス回
数を減算し、所定のアクセス回数になった時、該減算機
構から、それぞれ２　Ｍｉのアクセス終了信号（ＣＥＮ
ＩＩ）を発生させ、上記２組の減算機構を切り替えるよ
うにして、２次元配置のデータに対するメモリアクセス
を行うようにしたものである。

〔産業上の利用分野〕 本発明は、メモリアクセス制御方式に係り、特に、画像
データのような２次元の情報を記憶しているメモリに、
複数個の処理ユニットがアクセスする時の２次元アドレ
スを発生させる制御機構に関する。

最近の計算機システムの性能の向上に伴って、画像デー
タのような２次元の情報を処理することが多（なってき
た。

然して、該画像データを記憶しているメモリは、アドレ
スの構成上は一次元であるため、該−次元アドレスで構
成されているメモリに、２次元の情報が記憶されている
場合の効果的なアクセス方式％式％ 〔従来の技術と発明が解決しようとする問題点〕第４図
は従来のメモリアクセス制御方式を説明する図である。

今、中央処理装置（ＣＰＵ）　１から、例えば、ダイレ
クトメモリアクセス制御部（以下、ＤＭＡＣと云う）３
が起動されると、当該ＤＭＡＣ３は主記憶装置（ＭＳ）
　２からチャネルコマンド語（ＣＣＷ）を読み出し、当
該ＤＭＡＣａ内の制御レジスタ３０に設定し、該車）御
レジスタ３０の内容に従って、ダイレクトメモリアクセ
ス（以下、ＤＭＡと云う）動作を、例えば、入出力装置
４と、主記憶装置（邪）２との間で行う。

この場合、従来方式においては、該制御レジスタ３０は
、転送カウントレジスタ３００と、ディスティネーショ
ンポインタ３０１と、ソースポインタ３０２等とから構
成されており、主記憶装置（ＭＳ）　２の該ソースポイ
ンタ３０２が示すアドレスＳから、入出力装置４に、或
いは、該入出力装置４からディスティネーションポイン
タ３０１が示すアドレスＤに、転送カウントレジスタ３
００が指示するバイト数だけＤＭＡ動作で、リード／ラ
イトによるデータ転送が行われる。

或いは、主記憶装置（ＭＳ）　２の中において、該ソー
スポインタ３０２が示すアドレスＳから、ディスティネ
ーションポインタ３０１が示すアドレスＤに、転送カウ
ントレジスタ３００が指示するバイト数だけＤＭＡ動作
によるデータ転送が行われる。

従って、従来方式においては、−次元アドレスによって
しかメモリアクセスができない為、画像データのような
２次元の情報に対しては、データ転送の為の処理に著し
い時間がかかるとか、直接ハードウェアによって２次元
アドレスを発生させようとするとハードウェア量が大き
くなり現実的でなくなると云う問題があった。

本発明は上記従来の欠点に鑑み、少ないハードウェア量
で２次元アドレスを発生させる機構を設けることにより
、２次元情報に対するメモリアクセスを効率的に行う方
法を提供することを目的とするものである。

Ｃ問題点を解決するための手段〕 第１図は本発明の２次元アクセス方式の概念を説明する
図であり、（ａ）は画像メモリ（ＶＳ）中の２次元配置
の例を示し、（ｂ）は本発明のＤＪ’ＩＡｃ　２におけ
る各種のＤＭＡ制御卸レジスタに対する初期設定の例を
示した図である。

本発明においては、（ａ）図に示すような画像メモリ（
ＶＳ）の中に存在する矩形の領域を、例えば、ＤＭＡで
■〜＠のようにアクセスする場合、上記のＤＭＡ制御レ
ジスタに（ｂ）図に示した初期設定を行う。

先ず、一時に転送するバイト数（ＳＩＺＥ）を、■〜０
で示した２バイトとし、当該２次元によるアクセス開始
アドレス（ＡＲ）　３１を６８−、とする。

このとき、Ｘ方向のアクセス間隔（ＬＲＯ）を２ノくイ
ト、Ｙ方向のアクセス間隔（ＬＲＩ）をＬＡ　（Ｈ）ノ
〈イトとして、それぞれレングスレジスタ（ＬＲＯ，ｌ
）　３２゜３３に設定し、且つＸ方向のアクセス回数−
２＝２゜旧と、Ｙ方向のアクセス回数−１・２．Ｈ）と
を、それぞれイニシャルカウントレジスタ（ＩＣＲ０、
１）　３５０゜３５１に設定し、アクセス単位である■
〜＠を順次アクセスする毎に、上記設定されているアク
セス回数を、第１回目のみイニシャルカウントレジスタ
（ＩＣＲ０、１）　３５０，３５１から減算して、その
結果を図示していないワークカウントレジスタ（ＷＣＲ
０、１）に格納し、以降は該ワークカウントレジスタ（
ＷＣＲｏ　。

１）で減算し、“０”になった時点で次のメモリアクセ
スがあった時、Ｘ方向、又はＹ方向のアクセス終了を示
す信号（ＣＥＮＤ）を出力し、該Ｘ方向のアクセスが終
了する毎にＹ方向のアクセスに切り替えることを繰り返
して、Ｙ方向のアクセスが終了した所で、当該２次元領
域のアクセスを終了させるように構成する。

上記の設定値では、Ｘ方向は４回のアクセスが終了した
段階で、Ｙ方向のアクセスを１回行うことを繰り返して
、該Ｙ方向のアクセスを３回行った時点で当該２次元領
域のアクセスが終了する。

〔作用〕

即ち、本発明によれば、２次元配置のデータに対するメ
モリアクセス方式において、該データをアクセスする為
のアドレスを保持するアドレスレジスタ（ＡＲ）と、そ
のアドレスレジスタ（ＡＲ）の内容を、該２次元配置に
対応させて、メモリアクセス毎に更新するレングスを記
憶する２組のレングスレジスタ（ＬＲ０、１）と、その
更新機構とを設けると共に、該２次元配置のメモリに対
して、各元のアクセス回数の初期値を記憶する２組のイ
ニシャルカウントレジスタ（ＩＣＲ０、　１）と、上記
初期値に対するメモリアクセスの中間値を記憶するワー
クカウントレジスタ（ＷＣＲ０、１）と、それぞれにお
いて、該メモリアクセス毎に該アクセス回数を減算し、
所定のアクセス回数になった時、該減算機構から、それ
ぞれ２組のアクセス終了信号（ＣＥＮＤ）を発生させ、
上記２組の減算機構を切り替えるようにして、該２次元
配置のデータに対するメモリアクセスを行うようにした
ものであるので、少ない／Ｓ−ドウエア量で、２次元ア
クセスが効率良く実行できる効果がある。

〔実施例〕

以下本発明の実施例を図面によって詳述する。

第２図は本発明の一実施例をブロック図で示した図であ
って、本発明によるＤＭＡＣ２の詳細を示しており、（
ａ）は全体の構成を示し、（ｂ）はダイレクトメモリア
クセスレジスタ（ＤＭＡＲ）の詳細を示している。第３
図は本発明によるＤＭＡ動作を説明する図であり、（ａ
）は−次元動作の場合を示し、（ｂ）が２次元動作の場
合を示している。そして、第２図（ｂ）におけるレング
スレジスタ（ＬＲ０、１）　３２，３３゜イニシャルカ
ウントレジスタ（ＩＣＲ０、１）　３５０，３５１゜及
びワークカウントレジスタ（ＷＣＲ０、１）　３６０，
３６１が本発明を実施するのに必要な機能ブロックであ
る。

尚、企図を通して同じ符号は同じ対象物を示している。

上記ダイレクトメモリアクセス制御部（ＤＭＡＣ）　２
において、アドレスレジスタ　（以下、ＡＲと云つ）３
１と１　レングスレングス　（以下、ＬＲ０、１　と云
う）と、カウントレジスタ　（以下、ＩＣＲ０、１．凶
ＣＲ０゜１と云う）があり、それらを総称して、ダイレ
クトメモリアクセスレジスタ　（以下、ＤＭＡＲと云う
）と呼ぶことにする。

先ず、第２図（ｂ）で示した上記ＤＭＡＲの機能を説明
する。

・＊Ｗ／Ｒ： １：当該ＤＭ八Ｒをイ吏用するメモリアクセスはリード
である。

Ｏ：当８亥ＤＭＡＲをイ吏用するメモリアクセスはライ
トである。

・５ＩＺＥ　： 当該ＤＭＡＲを使用するメモリアクセスのバイト幅を示
し、それぞれ、００：４バイト、　０１：１ハイド、　
１０：２ハイド幅を示している。

・アドレスレジスタ（ＡＲＨ，ＡＩ？Ｌ）　　：メモリ
へのアクセスアドレスであり、ＡＲ）ｌが上位アドレス
を、　ＡＲＬが下位アドレスを示している。

そして、１回のメモリアクセスが終了したとき、そこで
使用されたレングスレジスタ（ＬＲＯ，又はＬＲｌ）　
３２．又は３３の値だけ、加算器（ＡＤＤＥＲ八）３４
で更新される。該更新の演算は、例えば、上記レングス
レジスタ（ＬＲＯ，又はＬＲＩ）　３２．又は３３の符
号ビットを、上記加算器（ＡＤＤＥＲＡ）　３４のビッ
ト幅（例えば、２８ビツト）まで拡張した値と、上記ア
ドレスレジスタＡＲ（ＡＲＩＩ、ＡＲＬ）　３１を結合
した値との間での算術加算による。

・レングスレジスタ（ＬＲ０、１）　３２．３３　　：
ＡＲ３１の更新値を示す、例えば、１６ビツト長の符号
を持つ数が設定される。そして、ＬＲＯ３２と、ＬＲＩ
３３とのどちらを選択するかは、各処理ユニットから出
力されるレングス選択信号（ＬＧＳＬ）による。

・イニシャルカウントレジスタ（ＩＣＲＱ、ｌ）　３５
０．３５１： ワークカウントレジスタ（ＷＣＲ０、１）　３６０，３
６１　：ＤＭＡの終了を各ユニットに通知する為のレジ
スタである。以下、該ＩＣＲ０，１，及び−ＣＲ０、１
が１組だけ使用される場合の動作（この場合、−次元ア
クセスとなる）を説明する。

■　あるユニットのＤＭＡを開始する前に、必要なりＭ
Ａ回数−１をＩＣＲＯ３５０に書き込む。

■　該ユニットにＤＭＡアクセスの起動をかける。

■　該ユニットからのＤＭＡ要求に対して、ＩＣＲＯ３
５０の値を使用したＤＭＡ動作が１回行われ、ＤＭＡア
クセス終了時ＩＣＲＯ−１が減算器（ＡＤＤＥＲＢ）　
３７で実行され、結果力＜ＷＣＲＯ３６０に書き込まれ
る。

■　次のＤＭＡ要求に対しては、上記ＷＣＲＯ３６０の
値を使用したＤＭＡ動作が行われ、該ＤＭＡアクセスの
終了時には、ＷＣＲＯ−１が、上記と同じ減算器（ＡＤ
ＤＥＲＢ）　３７で実行され、結果がＷＣＲＯ３６０に
書き込まれる。

■　以下、■の動作が繰り返されて、当該ＤＭＡアクセ
ス時のＷＣＲＯ３６０の値が０゛であったら、上記叶＾
要求のあったユニットに対して、ＣＥＮＤと云う終了信
号（キャリ）を送出する。

以後、■〜■の動作が繰り返される。

ＤＭＡ回数が５回の場合の動作例を示したものが、第３
図（ａ）であって、本図を見ることにより、本発明によ
る一次元アクセスの場合の各ＩＣＲＯ３５０゜ＷＣＲＯ
３６０に対する減算器（ＡＤＤＥＲＢ）　３７での動作
と、その結果であるＣＥＮＩＩの出力動作が良（理解で
きる。

本発明による２次元アクセスにおいては、上記の動作を
、２組のＬＲ０、１３２．３３と、　ＩＣＲＯ，ｌ　３
５０，３５１と、　ＷＣＲ０、１３６０．３６１を使用
し、１組のＬＲＯ，ＩＣＲＯ、ＷＣＲＯでアクセス終了
信号ＣＥＮＤが検出されると、各ユニットから送出され
てくる前述の切り替え信号ＬＧＳＬによって、他の組の
ＬＲＩ、　ＩＣＲＩ、　ＷＣＲＩが使用されることによ
り、Ｘ方向とＹ方向の２次元によるメモリアクセスが行
われるように機能する。

該２次元アクセスの場合のＤＭＡ動作を、第１図（ａ）
のメモリ領域に対するアクセスを例にして、第２図（ａ
）のブロック図を参照しながら、第３図（ｂ）によって
説明する。

ここで、ＡＲ３１，ＷＣ＋？０，１３６０．３６１は上
段がＤＭＡアクセスの前、下段が該ＤＭＡアクセス終了
時の値を示している。

又、ＤＭＡＣ３のハードウェアは、該ＤＭＡアクセス中
で切り替え信号ＬＧＳＬ・０のときに、ＣＥＮＤが検出
されてたら、Ｘ方向のアクセスを終了したと認識して、
次のＤＭＡアクセス時には、該切り替え信号ＬＧｓｔ、
＝　１とし、該切り替え信号ＬＧＳＬ＝１でＣＥＮＤ・
１を検出した時には、当該２次元アクセスを全て終了し
たと認識するように機能する。

本図のＤＭＡアクセス■においては、各ＤＩ’ｌＡ制御
レジスタ（ＤＭＡＲ）に対して、第１図（ｂ）で説明し
た初期値が設定されている。

ここで、該メモリアクセス■が行われると、加算器（Ａ
ＤＤＥＲＡ）　３４においては、ＡＲ＋ＬＲＯ＝６８　
（Ｈ）　＋２　ｏｎ　＝６Ａ　（１１１なるアドレス演
算が行われて結果がＡＲ３１に格納され、減算器（ＡＤ
ＤＥＲＢ）　３７においては、ＩＣＲＯ−１−２ｎｏ　
−１（１１）・１　（Ｈ）なるカウント演算が行われて
、その結果がＷＣＲｏ　３６０に格納される。

次にＤＭＡアクセス■が実行されると、加算器（八〇〇
ＥＲ＾）３４においては、 ＡＲ＋ＬＲＯ＝６Ａ　（Ｈ）　＋２□１　＝６Ｃ（Ｉｌ
＋なるアドレス演算が行われて結果がＡＲ３１に格納さ
れ、減算器（ＡＤＤＥＲＢ）　３７においては、ＷＣＲ
Ｏ−１−１（Ｈ）　−１（Ｈ）　＝Ｏ（Ｍｌなるカウン
ト演算が行われて、その結果がＷＣＲＯ３６０に格納さ
れる。

従って、次のＤＭＡアクセス■が実行されると、該Ｘ方
向のメモリアクセスの終了を示すＣＥＮＤ’ｌ’が当該
ユニットに送出される。

この結果、該ＣＥＮＤ　’１’を受信したユニットから
、前述の切り替え信号ＬＧＳＬ’ｌ’　が返送されて（
るので、上記アドレス演算と、カウント演算は、ＬＲＯ
３２、ｒｃＩ？ｏ　３５０．すＣＲＯ３６０から、ＬＲ
Ｉ　３３．ＩＣＲＩ　３５１．匈Ｃ１？１３６１に切り
替えられて、ＤＭＡアクセス■が実行され、実質的なＸ
方向のＤＭＡアクセスが終了して、Ｙ方向のアドレス変
更が行われる。この時の演算結果は図示の通りである。

次のＤＭＡアクセス■から、上記と同じアドレス演算と
、カウント演算が繰り返され、ＤＭＡアクセス０におい
ては、切り替え信号ＬＧＳＬ“１”の条件の元で、上記
アドレス演算と、カウント演算が行われ、その結果とし
て、Ｙ方向のメモリアクセスの終了を示すＣＥＮＤ“１
゛が当該ユニットに送出されることにより、一連の２次
元アクセス動作を終了する。

尚、上記実施例においては、ＤＭＡを例にして説明した
が、本発明の主旨から考えて、ＤＭＡに限定されないこ
とは云う迄もないことである。

このように、本発明は、２次元にデータが配置されてい
るメモリをアクセスするのに、Ｘ方向のアドレス演算と
、アクセスカウント演算と、Ｙ方向のアドレス演算と、
アクセスカウント演算と行う為の２組の演算レジスタ（
ＬＲ０、１．　ｒｃＲ０、１．匈ＣＲ０゜１）を設け、
該Ｘ方向の演算が終了すると、Ｙ方向の演算に切り替え
る為の切り替え信号ＬＧＳＬを、各ユニットから送出す
ようにし、Ｘ方向アクセスの終了でＹ方向アクセスを１
回行うことを操り返し、Ｙ方向の終了で該２次元アクセ
スの終了と認識するようにした所に特徴がある。

〔発明の効果〕

以上、詳細に説明したように、本発明のメモリアクセス
制御方式は、２次元配置のデータに対するメモリアクセ
ス方式において、該デ〜りをアクセスする為のアドレス
を保持するアドレスレジスタ（ＡＲ）と、そのアドレス
レジスタ（ＡＲ）の内容を、該２次元配置に対応させて
、メモリアクセス毎に更新するレングスを記憶する２組
のレングスレジスタ（ＬＲ０、１）と、その更新機構と
を設けると共に。

該２次元配置のメモリに対して、各元のアクセス回数の
初期値を記憶する２組のイニシャルカウントレジスタ（
ＩＣＲ０、１）と、上記初期値に対するメモリアクセス
の中間値を記憶するワークカウントレジスタ（ｗｃＲ０
、　１）と、それぞれにおいて、該メモリアクセス毎に
該アクセス回数を減算し、所定のアクセス回数になった
時、該減算機構からそれぞれ２紺のアクセス終了信号（
ＣＥＮＤ）を発生させ、上記２組の減算機構を切り替え
るようにして、該２次元配置のデータに対するメモリア
クセスを行うようにしたものであるので、少ないハード
ウェア量で、２次元アクセスが効率良く実行できる効果
がある。

【図面の簡単な説明】

第１図は本発明の２次元アクセス方式の概念を説明する
図。 第２図は本発明の一実施例をブロック図で示した図。 第３図は本発明のＤＭＡ動作を説明する図。 第４図は従来のメモリアクセス制御方式を説明する図。 である。 図面において、 １は中央処理装置（ＣＰｔｌ）　、　２は主記憶装置（
ＭＳ）。 ３はダイレクトメモリアクセス制御部（ＤＭ八へ）。 ３０は制御レジスタ。 ３００は転送カウントレジスタ。 ３０１　はディスティネーションポインタ。 ３０２はソースポインタ。 ３１はアドレスレジスタ（ＡＲ，又はＡＲＩＩ　、　Ａ
ＰＬ）　。 ３２．３３はレングスレジスタ（ＬＲ０、　１）　。 ３４は加算器（ＡＤＤＥＲＡ）、　　３７は減算器（Ａ
ＤＤＥＲＢ）。 ３５０．３５１はイニシャルカウントレジスタ（ＩＣＩ
？０．１）　。 ３６０．３６１はワークカウントレジスタ（ＷＣＲ０、
　１）　。 ４は入出力装置、　　　　■〜＠はＤＭＡアクセス。 をそれぞれ示す。 （ｂ） 穿孝勺明め一寿鈑例石７′ロックρＺ゛示し匙口乎　２
　口

Claims (1)

1. 【特許請求の範囲】 メモリへアクセスするアドレスを保持するアドレスレジ
   スタ（ＡＲ）（３１）と、 メモリへのアクセス毎に、上記アドレスレジスタ（ＡＲ
   ）（３１）を更新するレングス（ＬＲ）を記憶する２組
   のレングスレジスタ（ＬＲ０、１）（３２、３３）と、
   メモリへのアクセス毎に、上記アドレスレジスタ（ＡＲ
   ）（３１）と、上記レングスレジスタ（ＬＲ０、１）（
   ３２、３３）とを加算して、該アドレスレジスタ（ＡＲ
   ）（３１）に再書き込みを行う加算器（ＡＤＤＥＲ　Ａ
   ）（３４）、及び書き込み機構と、 メモリへのアクセス回数の初期値を記憶する２組のイニ
   シャルカウントレジスタ（ＩＣＲ０、１）（３５０、３
   ５１）と、 該アクセス回数の中間値を記憶する２組のワークカウン
   トレジスタ（ＷＣＲ０、１）（３６０、３６１）と、上
   記イニシャルカウントレジスタ（ＩＣＲ０、１）（３５
   ０、３５１）と、ワークカウントレジスタ（ＷＣＲ０、
   １）（３６０、３６１）の内容を上記メモリアクセス毎
   に減算して、所定のアクセス回数になったとき、アクセ
   ス終了信号（ＣＥＮＤ）を発生する減算器（ＡＤＤＥＲ
   　Ｂ）（３７）と、該減算結果を、それぞれイニシャル
   カウントレジスタ（ＩＣＲ０、１）（３５０、３５１）
   と、ワークカウントレジスタ（ＷＣＲ０、１）（３６０
   、３６１）に書き込む機構と、を設け、上記２組の各レ
   ジスタを、上記アクセス終了信号（ＣＥＮＤ）により切
   り替えるようにして、２次元配置のデータをアクセスす
   るようにしたことを特徴とするメモリアクセス制御方式
   。