JPS59220855A - メモリアクセス制御方式 - Google Patents
メモリアクセス制御方式Info
- Publication number
- JPS59220855A JPS59220855A JP58094811A JP9481183A JPS59220855A JP S59220855 A JPS59220855 A JP S59220855A JP 58094811 A JP58094811 A JP 58094811A JP 9481183 A JP9481183 A JP 9481183A JP S59220855 A JPS59220855 A JP S59220855A
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- JP
- Japan
- Prior art keywords
- address
- memory
- register
- data
- dimensional
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は１次元メモリで２次元的表現を行なった。際の
メモリアクセス制御方式に関するものである。
メモリアクセス制御方式に関するものである。
従来から、１次元メモリで２次元的表現をした場合、該
メモリを２次元的にアクセスする時には、ＣＰＵで毎回
アドレス計算をしなければならなかった。このアドレス
計算は１個のデータ毎に行なうことになり、特にイメー
ジデータのような多大なデータを扱う場合には、この計
算時間が相当なものとなり、メモリアクセス速度が遅（
なるという欠点があった。
メモリを２次元的にアクセスする時には、ＣＰＵで毎回
アドレス計算をしなければならなかった。このアドレス
計算は１個のデータ毎に行なうことになり、特にイメー
ジデータのような多大なデータを扱う場合には、この計
算時間が相当なものとなり、メモリアクセス速度が遅（
なるという欠点があった。
本発明の目的は、上記の欠点に鑑み、２次元的表現を行
なった１次元メモリに対する２次元的アクセスを高速に
行なうことができるメモリアクセス制御方式を提供する
ことにある。
なった１次元メモリに対する２次元的アクセスを高速に
行なうことができるメモリアクセス制御方式を提供する
ことにある。
本発明は、当初メモリアクセスする先頭番地が格納され
る第ルジスタと、メモリアドレスをアクセスする際のア
ドレスインクリメント（更新］間隔が設定される第２レ
ジスタと、メモリアクセスをするたびに第ルジスタのア
ドレスに第２・し・ジス、りのインクリメント間隔を加
算して次のアドレスを算出する加算回路と、第ルジスタ
のメモリアドレスでメモリアクセスするたびに加算回路
で計算された次のアドレスを自動的に第１し、ジスタに
格納する回路とを具備したメモリアクセス制御方式を採
用することにより、上記目的を達成するものである。
る第ルジスタと、メモリアドレスをアクセスする際のア
ドレスインクリメント（更新］間隔が設定される第２レ
ジスタと、メモリアクセスをするたびに第ルジスタのア
ドレスに第２・し・ジス、りのインクリメント間隔を加
算して次のアドレスを算出する加算回路と、第ルジスタ
のメモリアドレスでメモリアクセスするたびに加算回路
で計算された次のアドレスを自動的に第１し、ジスタに
格納する回路とを具備したメモリアクセス制御方式を採
用することにより、上記目的を達成するものである。
以下、本発明のメモリアクセス制御方式の一実施例を図
面に従って説明する。第１図は本発明のメモリアクセス
制御方式を適用したイメージデータ処理システムの一実
施例を示す全体構成図である。中央処理装置（ＣＰＵ）
１からのシステムバス２に、メインメモリ（ＭＭ）３、
ＩＯメモリ制御部４及びｉ個の各種工０モジュール群５
、〜５ が接続され、■０メそり制御部４はイメージパ
ターンデータを記憶するＩＯメモリ部６に接続されてい
る。
面に従って説明する。第１図は本発明のメモリアクセス
制御方式を適用したイメージデータ処理システムの一実
施例を示す全体構成図である。中央処理装置（ＣＰＵ）
１からのシステムバス２に、メインメモリ（ＭＭ）３、
ＩＯメモリ制御部４及びｉ個の各種工０モジュール群５
、〜５ が接続され、■０メそり制御部４はイメージパ
ターンデータを記憶するＩＯメモリ部６に接続されてい
る。
第２図は第１図に示したＩＯメモリ制御部４の詳細構成
例を示したものであり、本発明のメモリアクセス制御方
式を具体的に実現する回路で才）る。
例を示したものであり、本発明のメモリアクセス制御方
式を具体的に実現する回路で才）る。
システムバス２からのデータはマルチプレクサ（■■）
４１０入力１と第２レジスタ（Ｌｘレジスタ）４２とに
入力されている。Ｍｌ）Ｘ４１の１七ノコ信号は第ルジ
スタ（メモリアドレスレジスタ）４３に入力され、該レ
ジスタに一旦格納される。
４１０入力１と第２レジスタ（Ｌｘレジスタ）４２とに
入力されている。Ｍｌ）Ｘ４１の１七ノコ信号は第ルジ
スタ（メモリアドレスレジスタ）４３に入力され、該レ
ジスタに一旦格納される。
第ルジスタ４３からのメモリアドレスは第１図のＩＯメ
モリ制御部４に出力されると共に、加算回路４４０入力
Ａに出力される。加算回路４４０入力Ｂには第２レジス
タ４２からのイメージパターンデータ巾Ｌｘが入力され
、加算回路４４の出力である次回アドレスはＭＰＸ４１
の入力０に入力されている。
モリ制御部４に出力されると共に、加算回路４４０入力
Ａに出力される。加算回路４４０入力Ｂには第２レジス
タ４２からのイメージパターンデータ巾Ｌｘが入力され
、加算回路４４の出力である次回アドレスはＭＰＸ４１
の入力０に入力されている。
アドレスセット信号ＡｓはＮ■ゲート４５とＯＲゲート
４６に入力され、ＯＲゲート４６の他方にはメモリアク
セス信号ＭＡが入力されて（・る。
４６に入力され、ＯＲゲート４６の他方にはメモリアク
セス信号ＭＡが入力されて（・る。
ＯＲゲート４６の出力信号はＭ山ゲート４５の他 １
方へ入力されると共に、第ルジスタ４３のＣＫ端子に入
力されている。ＡＮＤゲート４５の出力信号はＭＰＸ４
１のＳ端子に入力されている。イメージパターンデータ
巾セット信号Ｌｘは第２レジスタ４２のＣＫ端子に入力
されている。
方へ入力されると共に、第ルジスタ４３のＣＫ端子に入
力されている。ＡＮＤゲート４５の出力信号はＭＰＸ４
１のＳ端子に入力されている。イメージパターンデータ
巾セット信号Ｌｘは第２レジスタ４２のＣＫ端子に入力
されている。
次に本実施例の動作について説明する。第１図において
、ＣＰＵ １がＩＯモモジュール群□〜５１経出で受は
取ったデータを、■０メモリ制御部４を介して■０メモ
リ部６０所定アドレスに書き込んでいく。■０メそり部
６からのデータの読み出しも同様である。なお、工０モ
ジュール群５１〜５Ｉの中の鳳モジュールが直接ＩＯメ
モリ部６にデータを書き込んでもよい。
、ＣＰＵ １がＩＯモモジュール群□〜５１経出で受は
取ったデータを、■０メモリ制御部４を介して■０メモ
リ部６０所定アドレスに書き込んでいく。■０メそり部
６からのデータの読み出しも同様である。なお、工０モ
ジュール群５１〜５Ｉの中の鳳モジュールが直接ＩＯメ
モリ部６にデータを書き込んでもよい。
第３図は１次元メモリである■０メモリ部６０２次元メ
モリ表現を示した模式図である。ＣＰＵ １がイメージ
ブロックａのＡ番地からＹ方向（縦方向）に連続してデ
ータをアクセスしたい時、まずアドレスセット信号Ａｓ
を第２図のＩＯメモリ制御部に出力する。すると、ＭＰ
Ｘ４１は入力１を選択し、システムバス２よりＡ番地の
アドレスデータが第ルジスタ４３にセットされる。次に
、イノ−ジノ４−ンデータセツト信号Ｌｘが出方される
と第２レジスタ４２にシステムバス２よりイメージブロ
ックＢ１のＸ方向のイメージパターン巾Ｌｚがセットさ
れる。しかる後、メモリアクセス信号ＭＡがＣＰＵ １
から出力されると、この信号なＣＫ端子に受げた第ルジ
スタ４３は第１図の１０メモリ部６にＡ番地のメモリア
ドレスを出力し、ＣＰＵ１は工０メモリ部６のＡ番地に
アクセスする。
モリ表現を示した模式図である。ＣＰＵ １がイメージ
ブロックａのＡ番地からＹ方向（縦方向）に連続してデ
ータをアクセスしたい時、まずアドレスセット信号Ａｓ
を第２図のＩＯメモリ制御部に出力する。すると、ＭＰ
Ｘ４１は入力１を選択し、システムバス２よりＡ番地の
アドレスデータが第ルジスタ４３にセットされる。次に
、イノ−ジノ４−ンデータセツト信号Ｌｘが出方される
と第２レジスタ４２にシステムバス２よりイメージブロ
ックＢ１のＸ方向のイメージパターン巾Ｌｚがセットさ
れる。しかる後、メモリアクセス信号ＭＡがＣＰＵ １
から出力されると、この信号なＣＫ端子に受げた第ルジ
スタ４３は第１図の１０メモリ部６にＡ番地のメモリア
ドレスを出力し、ＣＰＵ１は工０メモリ部６のＡ番地に
アクセスする。
この際、第ルジスタ４３のＡ番地のメモリアドレスは加
算回路４４０入力Ａから取込まれ、入力Ｂに取込まれる
第２レジスタからのイメージパターンデータ巾Ｌｚと加
算され、次のアドレスん（Ａｓ”＝Ａ＋Ｌ ｘ ）番地
が該加算回路４４から出力される。この人８番地は入力
０を選択して出力するＭＰＸ４１を介してメモリアクセ
ス信号ＭＡの終りで第ルジスタ４３に格納され、次のア
クセスに備える。以下同様にして次のメモリアクセス信
号ＭＡにより、工０メモリ部６のＡ番地をＣＰＵ １が
アクセスする際Ｋ 、 Ａ１＋ Ｌ ：ｔが加算回路４
４で計算され、次のん番地が第ルジスタ４３にセットさ
れる。こうして、ＩＯメモリ部６のアドレスは自動的に
Ｌａｙだけインクリメントされるため、ｃＰＵｌは第３
図の２次元メモリのイメージブロックＢ１の縦方向に次
々と連続してデータをアクセスすることができる。なお
、第３図において、符号ＬｙはイメージブロックＢ、の
Ｙ方向のイメージパターンデータの巾を示しており、Ｂ
２、Ｂ３は他のイメージブロックを示している。
算回路４４０入力Ａから取込まれ、入力Ｂに取込まれる
第２レジスタからのイメージパターンデータ巾Ｌｚと加
算され、次のアドレスん（Ａｓ”＝Ａ＋Ｌ ｘ ）番地
が該加算回路４４から出力される。この人８番地は入力
０を選択して出力するＭＰＸ４１を介してメモリアクセ
ス信号ＭＡの終りで第ルジスタ４３に格納され、次のア
クセスに備える。以下同様にして次のメモリアクセス信
号ＭＡにより、工０メモリ部６のＡ番地をＣＰＵ １が
アクセスする際Ｋ 、 Ａ１＋ Ｌ ：ｔが加算回路４
４で計算され、次のん番地が第ルジスタ４３にセットさ
れる。こうして、ＩＯメモリ部６のアドレスは自動的に
Ｌａｙだけインクリメントされるため、ｃＰＵｌは第３
図の２次元メモリのイメージブロックＢ１の縦方向に次
々と連続してデータをアクセスすることができる。なお
、第３図において、符号ＬｙはイメージブロックＢ、の
Ｙ方向のイメージパターンデータの巾を示しており、Ｂ
２、Ｂ３は他のイメージブロックを示している。
第４図は１次元メモリにおいて２次元メモリ表現をした
場合の実際のアドレス構成を示した模式図である。即ち
、０〜八番地までがイメージブロックＢ８の１行を構成
し、次のＡ−Ａ、番地が次の行を構成している。以下同
様であり、これら行を構成するアドレス群によりイメー
ジブロックＢ、、 Ｂ、、Ｂ３が構成されている。との
よ５な構成のため、第３図の２次元メモリ表現における
メモリアドレスのＹ方向間隔がＬｇとなるのである。
場合の実際のアドレス構成を示した模式図である。即ち
、０〜八番地までがイメージブロックＢ８の１行を構成
し、次のＡ−Ａ、番地が次の行を構成している。以下同
様であり、これら行を構成するアドレス群によりイメー
ジブロックＢ、、 Ｂ、、Ｂ３が構成されている。との
よ５な構成のため、第３図の２次元メモリ表現における
メモリアドレスのＹ方向間隔がＬｇとなるのである。
なお、第５図は上記したＣＰＵ １がＩＯメモリ部６を
縦方向にアクセスしてイメージデータを回転する例を示
したもので、第５図（ト）で示したイメージデータ漢が
第５図０のごとく９０度左回転する。
縦方向にアクセスしてイメージデータを回転する例を示
したもので、第５図（ト）で示したイメージデータ漢が
第５図０のごとく９０度左回転する。
本実施例によれば、ＣＰＵ １が２次元メモリ表現を採
るＩＯメモリ部６を縦方向にアクセスする際に、該メモ
リのアドレス計算を加算回路４４にて行ないＣＰＵ １
にさせないため、■０メモリ部６が１次元メモリであっ
ても高速に該メモリにアクセスすることができる。従っ
て、イメージパターンデータを展開するとデータのない
不要メモリ領域が発生する２次元メモリを使用すること
なく、２次元メモリ表現の１次元メモリを使用すること
ができ、第４図に示した如く各イメージブロックを無駄
なくつめることができ、メモリ容量を小さくしてコスト
ダウンを図ることができると共に、メモリアクセスを少
な（して更にスピードアップを図ることができる。
るＩＯメモリ部６を縦方向にアクセスする際に、該メモ
リのアドレス計算を加算回路４４にて行ないＣＰＵ １
にさせないため、■０メモリ部６が１次元メモリであっ
ても高速に該メモリにアクセスすることができる。従っ
て、イメージパターンデータを展開するとデータのない
不要メモリ領域が発生する２次元メモリを使用すること
なく、２次元メモリ表現の１次元メモリを使用すること
ができ、第４図に示した如く各イメージブロックを無駄
なくつめることができ、メモリ容量を小さくしてコスト
ダウンを図ることができると共に、メモリアクセスを少
な（して更にスピードアップを図ることができる。
なお本発明のメモリアクセス制御方式はイメージデータ
な処理する装置に対してはどのようなものにも有効に適
用することができる。
な処理する装置に対してはどのようなものにも有効に適
用することができる。
以上記述した如く本発明のメモリアクセス制御方式によ
れば、ＣＰＵ １が２次元メモリ表現をしている１次元
メモリにアクセスする際に、当初設定したアドレスに、
１次元メモリに格納されているイメージパターンデータ
中を１バ次加算する加算回路を別に設け、該加４Ｔ回路
によりアドレス計算を行なわせて次々とアクセスすべき
アドレスを算出して前記１次元メモリに連続的にアクセ
スするため、２次元的表現を行なった１次元メモリに対
する２次元的アクセスを高速に行ない柵る効果がある。
れば、ＣＰＵ １が２次元メモリ表現をしている１次元
メモリにアクセスする際に、当初設定したアドレスに、
１次元メモリに格納されているイメージパターンデータ
中を１バ次加算する加算回路を別に設け、該加４Ｔ回路
によりアドレス計算を行なわせて次々とアクセスすべき
アドレスを算出して前記１次元メモリに連続的にアクセ
スするため、２次元的表現を行なった１次元メモリに対
する２次元的アクセスを高速に行ない柵る効果がある。
第１図は本発明のメモリアクセス制御方式を適用したイ
メージデータ処理システムの一実施例を示した全体構成
図、第２図は第１図で示した１０メモリ制御部４の詳細
例を示す構成図、第３図はＩＯメモリ部６０２次元メモ
リ表現を示した模式図、第４図１次元メモリにおいて２
次元表現をした場合の実際のアドレス構成を示した模式
図、第５図（へ）及び（ロ）はイメージデータの回転例
を示した図である。 １・−・ＣＰＵ、４・・・工０メモリ制師部、６・・・
■０メモリ部、４１・・・マルチプレクサ、４２・・・
第ルジスタ、４４・・・加算回路。 代理人 弁理士 則 近 周 佑 （ほか１名）
メージデータ処理システムの一実施例を示した全体構成
図、第２図は第１図で示した１０メモリ制御部４の詳細
例を示す構成図、第３図はＩＯメモリ部６０２次元メモ
リ表現を示した模式図、第４図１次元メモリにおいて２
次元表現をした場合の実際のアドレス構成を示した模式
図、第５図（へ）及び（ロ）はイメージデータの回転例
を示した図である。 １・−・ＣＰＵ、４・・・工０メモリ制師部、６・・・
■０メモリ部、４１・・・マルチプレクサ、４２・・・
第ルジスタ、４４・・・加算回路。 代理人 弁理士 則 近 周 佑 （ほか１名）
Claims (1)
- イメージデータが収納されるメモリシステムにおいて、
該メモリをアクセスする際の先頭番地が設定される第ル
ジスタと、該アドレスの更新間隔が設定される第２レジ
スタと、メモリアクセスの都度上記第１．レジ゛スタに
設定された値に第°２・し・ジスタに設定された値を加
算して次にアクセスすべきアドレスを算出する加算回路
と、上記第１１′し・ジ′スタに設定された値にてメモ
リをアクセスするたびに上記加算回路により生成される
値をアクセス信号の終りにて上記、第・ルジスタに格納
し、次のメモリアクセスに備えることを特徴とするメモ
リアクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58094811A JPS59220855A (ja) | 1983-05-31 | 1983-05-31 | メモリアクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58094811A JPS59220855A (ja) | 1983-05-31 | 1983-05-31 | メモリアクセス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59220855A true JPS59220855A (ja) | 1984-12-12 |
Family
ID=14120435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58094811A Pending JPS59220855A (ja) | 1983-05-31 | 1983-05-31 | メモリアクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59220855A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62156694A (ja) * | 1985-12-28 | 1987-07-11 | 株式会社東芝 | 画像表示制御装置 |
| JPS62165248A (ja) * | 1986-01-17 | 1987-07-21 | Fujitsu Ltd | メモリアクセス制御方式 |
| JPS6338986A (ja) * | 1986-08-05 | 1988-02-19 | 富士ゼロックス株式会社 | 画像メモリ制御装置 |
| JPS6395775A (ja) * | 1986-10-09 | 1988-04-26 | Konica Corp | 拡大・縮小可能な画像処理装置 |
| JPS63167565A (ja) * | 1986-12-27 | 1988-07-11 | Konica Corp | 記録位置指定可能な画像処理装置 |
| JPS63288340A (ja) * | 1987-05-20 | 1988-11-25 | Hadoson:Kk | メモリアクセスの制御装置 |
| JPS6426949A (en) * | 1987-07-23 | 1989-01-30 | Fuji Xerox Co Ltd | Transfer controller for memory data |
| JPH0378822A (ja) * | 1989-08-23 | 1991-04-04 | Mitsubishi Electric Corp | イメージデータ処理装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52142437A (en) * | 1976-05-21 | 1977-11-28 | Sanyo Electric Co Ltd | Memory access method |
| JPS57203155A (en) * | 1981-06-10 | 1982-12-13 | Fujitsu Ltd | Data processor |
-
1983
- 1983-05-31 JP JP58094811A patent/JPS59220855A/ja active Pending
Patent Citations (2)
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| JPH0567106B2 (ja) * | 1986-10-09 | 1993-09-24 | Konishiroku Photo Ind | |
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