JPS6295665A - メモリ・アクセス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明は、画像メモリをアクセスする画像処理装置の前
記メモリを複数の一次元メモリで構成するとともに、前
記処理装置に２次元アドレス／一次元アドレス変換手段
とオフセット値格納手段とを設け、複数の一次元メモリ
を同時に一次元アドレスと、一次元アドレス＋ｎ×オフ
セット値とでアクセスすることにより、メモリ空間の拡
張が容易に行えるとともに、一次元メモリ間の演算を可
能とする。

〔産業上の利用分野〕

本発明は画像データを格納するメモリ・アクセス方式に
係り、特に複数の一次元メモリを同時にアクセスするメ
モリ・アクセス制御方式に関するものである。

情報処理の分野で、画像処理が盛んに行われている。こ
の画像処理は、利用者が作成したプログラムに基づいて
、処理装置が画像として出力し得る画像データを画像メ
モリに格納する。画像処理装置は、この画像メモリをア
クセスして、所要の画像を例えば、ＣＲＴディスプレイ
装置に表示する。

一般に、画像データは厖大なメモリ容量を必要とし、更
に、各画像データ間の演算を行うことがある。従って、
画像データの増加に伴って、容易に拡張が行われ、しか
も同時に複数のアドレスのアクセスが行えるメモリ・ア
クセス制御方式が要望されている。

〔従来の技術〕

一般に画像メモリは二次元構造のものが用いられている
。即ち、表示される画像平面のＸ座標。

Ｙ座標に相当するＸアドレス、Ｘアドレスで画像メモリ
をアクセスすると云う方式を採用している。

上記方式は、使用する上からは何等支障なく効果を発揮
しているが、若し画像データを追加しようとすると、こ
の二次元構造のメモリの拡張が簡単に行えないと云う不
都合を生じる。

この拡張を容易にするには、一次元のメモリを使用すれ
ば容易に行えるが、上記したような同時に、例えば２個
所のアドレスを与えて同時アクセスができないと云う問
題を生じる。

〔発明が解決しようとする問題点〕 上記したように、従来の方式はメモリ拡張が困難であり
、これに対処するために一次元メモリを用いると同時ア
クセスが出来ないと云う問題があった。

本発明は、以上のような従来の状況がら、メモリの拡張
が容易で、同時アクセスが可能なメモリ・アクセス制御
方式を提供することを目的とするものである。

〔問題点を解決するための手段〕

本発明では、第１図に示すように、画像メモリを複数の
一次元メモリ群１で構成し、画像処理袋・置に、二次元
アドレスを一次元アドレスに変換する変換手段２と、オ
フセット値を格納する格納手段３と設けている。

〔作用〕

変換手段２の変換した一次元アドレスと、一次元アドレ
ス＋ｎオフセット値のアドレスで複数の一次元メモリ１
−２．１−２．１−３をアクセスし、同時アクセスを可
能とし、メモリ拡張を可能とする。

〔実施例〕

第１図は本発明の一実施例のブロック図であって、一次
元メモリ群ｌは１−１．１−２．１−３の３個の一次元
メモリで構成されており、各一次元メモリ１−１、１−
２．１−３は別々の装置のものである。

データ処理装置或いは、画像処理装置から指示されるＸ
アドレス及びＸアドレスは、二次元アドレスを一次元ア
ドレスに変換する変換手段として動作するアドレス・デ
コーダ２に入力される。

格納手段として動作するレジスタ３は、オフセット値を
予めセットしである。このセットは勿論データ処理装置
或いは画像処理装置から行われる。

このオフセット値は、少なくとも画像表示装置（図示せ
ず）の画像表示アドレス以上の値である。

アドレス・デコーダ２で変換されて出力される一次元ア
ドレスは、一次元メモリ１−１のアドレス・レジスタ２
−１に入力されるとともに、加算器３−１の一方入力と
なり、加算器３−１の他方大刀はオフセット値である。

従って、加算器３−１の出力は、一次元アドレス＋オフ
セット値となり、この加算結果がアドレス・レジスタ２
−２に格納される。

アドレスレジスタ２−２に格納された値は、さらに、加
算器３−２にてオフセット値と加算され、加算された一
次元アドレス＋２×オフセット値がアドレス・レジスタ
２−３に格納される。各アドレス・レジスタ２−１．２
−２．２−３は、一次元メモリ１−１．１−２、１−３
をそれぞれアクセスする。

一次元メモリを用いているので、増設は容易に行えると
ともに、例えば、一次元メモリ１−１で画像表示を行い
、一次元メモＩＪＩ−２と１−３を同時にアクセスし、
この２画像データ間で演算をして一次元メモリ１−１に
書込むことは、各一次元メモリに繋がるバスを準備する
ことによって可能なことは云うまでもない。

なお、オフセント値を少なくとも画像表示アドレスより
大きくしであるので、上記説明した演算処理と表示が同
時に行われても支障はない。

第２図は本発明の他の実施例のブロック図であり、実施
例と異なる部分は、一次元メモリが１装置であり、各ア
ドレス・レジスタ２−１　、２−２　、２−３がマルチ
プレクサ４に接続されている点である。この場合、マル
チプレクサ４の信号選択機能によって時分割処理を行う
こととなる。この変形実施例の方がハード構成が簡単に
なり、メモリ増設も容易となる利点をもっている。

なお、上記説明は一次元メモリを３個として説明を行っ
たが、メモリの個数は２以上の任意の数が適宜選定でき
る。

〔発明の効果〕

以上の説明にて明らかなように、本発明によれば一次元
メモリを画像処理装置に用いることができ増設の安易さ
と、同時にメモリアクセスが行えるものとなり、実用上
極めて有用である。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は本発
明の他の実施例のブロック図である。 図において、１は一次元メモリ群、１−１．１−２．１
−３は一次元メモリ、２はアドレス・デコーダ、３はレ
ジスタを示す。 本も中−欠施ダＩＩ／＋７・°ａザ図 第１図 、′−１ ，１−４トロｐｌ〜亡の突〕簑ｙｑｎブロツ７ｇ第２図

Claims (1)

1. 【特許請求の範囲】 画像メモリを具備し画像処理を行う画像処理装置におい
   て、 前記画像メモリを複数の一次元メモリ群（１）で構成す
   るとともに、 前記画像処理装置に、２次元アドレスを一次元アドレス
   に変換する変換手段（２）と、少なくとも表示画面のア
   ドレス幅を有するオフセット値を格納する格納手段（３
   ）とを備え、前記一次元アドレスと一次元アドレス＋ｎ
   ×オフセット値のアドレスでアクセスすることを特徴と
   するメモリ・アクセス制御方式。