JP2610817B2

JP2610817B2 - アドレス生成装置

Info

Publication number: JP2610817B2
Application number: JP60259539A
Authority: JP
Inventors: 淳長谷部; 敦菊地; 良平加藤
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1985-11-19
Filing date: 1985-11-19
Publication date: 1997-05-14
Anticipated expiration: 2012-05-14
Also published as: JPS62118455A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、例えばビデオ画像処理装置において信号処
理を行う際に用いられるアドレス生成装置に関する。

〔発明の概要〕

本発明はアドレス生成装置に関し、メモリ系のアドレ
スと信号処理系の入出力制御信号とをそれぞれ独立の処
理で生成することにより、それぞれの処理部の負担を軽
減し、より複雑な処理等が行えるようにするものであ
る。

〔従来の技術〕

本願出願人は先に、ビデオ画像処理に適用できるディ
ジタル信号処理装置（特開昭58−215813号公報参照）を
提案した。

すなわち第３図はその装置の概略を説明するもので、
図において（21）は入力端子、（22）は入出力制御（IO
C）系、（23）は入力画像メモリ（VIM）系、（24）は信
号処理（PIP）系、（25）はアドレス生成（PVP）系、
（26）は出力画像メモリ（VIM）系、（27）は主制御（T
C）系、（28）は出力端子である。

この装置において、入力端子（21）にはビデオカメラ
（図示せず）等からのアナログのビデオ信号が供給され
る。このビデオ信号がIOC系（22）に供給され、AD変換
等により所定のディジタルデータに変換されてVIM系（2
3）に書込まれる。なおIOC系（22）からディジタルデー
タ以外にもクロック、アドレス、書込制御信号等の外側
からVIM系（23）を制御する信号が供給されている。

またこのVIM系（23）に、PVP系（25）から処理を行う
ディジタルデータのアドレス、書込制御、読出制御、デ
ータセレクト等の内側からVIM系（23）を制御する信号
が供給され、このアドレスのデータがPIP系（24）に転
送されて処理が行われる。さらにPIP系（24）で処理さ
れたデータがVIM系（26）に供給され、このVIM系（26）
にPVP系（25）からのアドレス等が供給される。これに
よって処理されたディジタルデータがVIM系（26）に書
込まれる。

さらにこのVIM系（26）にもIOC系（22）からのアドレ
ス等が供給され、これによって読出されたディジタルデ
ータがIOC系（22）に供給され、DA変換等により所定の
アナログのビデオ信号に変換されて出力端子（28）に取
出される。

なおTC系（27）からは、各系（22）〜（26）に対して
それぞれ線形処理、非形系処理、及びアダクティブ処理
を示す指定信号やクロック信号等が供給される。

またIOC系（28）からPVP系（25）へ処理すべきフレー
ムの開始信号が供給されると共に、PVP系（25）からIOC
系（22）へ処理の終了信号が供給される。

このようにして入力端子（21）に供給されたビデオ信
号がディジタル処理されて出力端子（28）に取出される
わけであるが、上述の装置によれば、処理に必要な機能
をそれぞれの系（22）〜（26）に分担し、各系（22）〜
（26）ごとに独立に制御回路を設けてそれぞれ独立のマ
イクロプログラムで制御を行うことができるので、各系
ごとのソフトウェアの負担が少なく、簡単なプログラム
で高速の処理を行うことができる。これによって例えば
ビデオ信号をリアルタイムで処理することも可能になっ
ている。

さらに上述の装置において、処理の内容はPIP系（2
4）等のマイクロプログラムによって決定される。そこ
でこれらのマイクロプログラムを書替ることによって処
理の内容を変更することができる。

すなわち第４図はPIP系（24）の具体的な構成を示
し、このPIP系（24）は実際には多数（例えば60個）の
処理プロセッサ部が並列に設けられて形成されるが、図
ではその内の２個のみが示されている。この図におい
て、VIM系（23）からのディジタルデータは各プロセッ
サ部（30a）（30b）・・・ごとに設けられた入力レジス
タ（FRA）（31a）（31b）・・・に供給されると共に、
これらのレジスタはPVP系（25）によってVIM系（23）の
読出アドレスに合わせて制御され、各プロセッサ部ごと
に必要な所定量のデータが記憶される。

これらのレジスタ（31a）（31b）・・・に書込まれた
データがそれぞれ演算部（32a）（33a），（32b）（33
b）・・・に供給される。そしてこれらの演算部にはそ
れぞれ加減算器、乗算器及び係数メモリ、データメモリ
等が設けられ、制御部（34a）（34b）・・・からの制御
信号に従って線形及び非線形のデータ変換演算を行う。
さらにこの演算結果は演算（33a）（33b）・・・に得ら
れ、この演算部（33a）（33b）・・・がPVP系（25）に
よってVIM系（26）の書込アドレスに合わせて制御さ
れ、演算結果がVIM系（26）の所望部に書込まれる。

そしてこの場合に、制御部（34a）（34b）・・・から
の制御信号はマイクロプログラムメモリ（MPM）（35a）
（35b）・・・に書込まれたマイクロプログラムに従っ
て形成される。そこでこのMPM（35a）（35b）・・・を
いわゆるRAM構成とし、このMPM（35a）（35b）・・・に
変更部（36a）（36b）・・・を通じて外部からのマイク
ロプログラムを書込むことにより、マイクロプログラム
を書替て処理の内容を変更することができる。

ところで、上述の装置において、IOC系（22）からの
入力データは、例えば１フレーム分がVIM系（23）に一
旦書込まれ、この１フレーム内でのランダムアクセスを
可能にしてから内部のPIP系（24）に取込まれる。その
場合にPVP系（25）からは、VIM系（23）（26）へのアド
レスとPIP系（24）への入出力の制御信号が生成され、
それぞれの系に供給される。そしてこのPVP系（25）に
おいても、演算部と制御部とマイクロプログラムメモリ
とが設けられ、PIP系（24）での処理に必要なアドレス
及び入出力制御信号が生成されるようになっている。

ところが、この装置において、アドレスの生成が線形
等の単純な変化のときは、簡単な演算部と制御部等の構
成で良かったが、PIP形（24）での処理を複雑にして、
入力画像を変形させるための画像変換処理や動きのある
画像変換処理等を行うときに必要な、縦方向または横方
向の沿わずにアドレス値が変化する非線形のアドレス信
号や、さらに、時間経過に伴ってアドレス値の変化に規
則性のないアダプティブな変化のアドレスの生成を行う
とすると、PVP系（25）が簡単な構成では対応できない
ことが判明した。

〔発明が解決しようとする問題点〕上述した従来の技術では、複雑な処理等を行おうとす
ると、アドレス生成系の負担が大きくなってあまり複雑
な処理を行うことができないどの問題点があった。

〔問題点を解決するための手段〕

本発明は、多数の記憶アドレスを有するビデオ画像メ
モリ（23）（26）系と、多数の処理プロセッサからなる
信号処理（24）系とからなり、読出アドレスに基づいて
上記ビデオ画像メモリ系から読み出されたデータに対し
て上記信号処理系にてモードに応じた処理を施すように
なされたシステムのアドレス生成装置において、上記ビ
デオ画像メモリ系に供給されるアドレス信号のうち、縦
方向または横方向に沿ってアドレス値が変化する線形の
アドレス信号を生成する第１の処理部（PVPP（１））
と、上記第１の処理部と独立した複数のプロセッサを有
し、上記ビデオ画像メモリ系に供給されるアドレス信号
のうち、上記縦方向または横方向に沿わずにアドレス値
が変化する非線形のアドレス信号を生成する第２の処理
部（PVPCA（3A）（3B））と、上記第１及び第２の処理
部からの上記線形のアドレス信号と上記非線形のアドレ
ス信号を上記モードに応じて選択的に上記読出アドレス
として上記ビデオ画像メモリ系に供給する切替手段（PV
PCNT（６））を備えたことを特徴とするアドレス生成装
置である。

〔作用〕

これによれば、メモリ系の複雑なアドレスの生成を別
の処理部で行い、さらに信号処理系の入出力制御信号の
発生機能を分離したことにより、複雑な処理等を容易に
行うことができる。

〔実施例〕

第１図において、上述のPVP系（25）が詳細に示され
る。図中、まず（１）は第１の処理部としてのPVPP部で
あって、このPVPP（１）とIOC系（22）の間でフレーム
の開始信号等の交信が行われる。このPVPP（１）におい
てはマイクロプログラムに従って矩形領域のアドレス等
の簡単なアドレスが生成されると共に、他の処理部への
制御信号、タイミング信号等を発生してPVP系（25）の
全体の動作を管理する。なお上述の矩形領域のアドレス
は必要に応じて縦方向、横方向及びビット逆順等に生成
することができる。

このPVPP（１）からの制御信号が第２の処理部として
のPVPCF（２）に供給される。このPVPCF（２）において
は、マイクロプログラムに従ってPVPP（１）からの制御
信号に応じたPIP系（24）への入出力制御信号が発生さ
れ、PIP系（24）へ出力される。

さらにPVPP（１）からの制御信号が第３の処理部とし
てのPVPCA（3A）（3B）に供給される。このPVPCA（3A）
（3B）はVIM系（23）（26）に対応して２系統設けら
れ、さらにその内部にはPIP系（24）の処理プロセッサ
部（30）に相当するプロセッサ部が各々９回路（I1）〜
（I9），（O1）〜（O9）ずつ設けられている。これらの
プロセッサ部においてそれぞれマイクロプログラムに従
って非線形やさらにアダプティブな変化のアドレスの生
成が行われる。

またPVPP（１）からの制御信号が処理制御部（CAT）
（４）に供給され、このCAT（４）からの信号にてPVPCA
（3A）（3B）の各プロセッサ部の入出力が制御される。
そしてこのPVPCA（3A）（3B）の各プロセッサ部からの
アドレスがDOG（5A）（5B）に供給される。

ここでDOG（5A）（5B）は例えば第２図のように構成
される。図において、例えばPVPCA（3A）からのそれぞ
れ16ビットで構成された３次元のアドレス（XYZ:計48ビ
ット）が入力レジスタ（11）に供給され、この内のＸ−
Ｙ次元の19ビットのアドレスは後述するPVPCNT（6A）に
出力される。またレジスタ（11）からの48ビットのアド
レスがレジスタ（12）に供給され、所定のタイミング合
せ等のなされた後にマルチプレクサ（MUX）（13）の第
１の入力を通じてPVPCA（3A）または他のDOG（5B）へ供
給される。また他のDOG（5B）からの48ビットのアドレ
スがレジスタ（14）を通じてMUX（13）の第２の入力に
供給される。さらにレジスタ（11）からのＸ−Ｙ次元の
アドレスの19ビットと、Ｚ次元のアドレスの８ビットと
がレジスタ（15）に供給され、この内の19ビットがメモ
リ（16）のアドレスに供給され、８ビットがデータに供
給される。これによってメモリ（16）にはＸ−Ｙ次元の
アドレスに従ってＺ次元の８ビットのデータが記憶され
る。すなわちメモリ（16）のアドレス位置（X,Y）に８
ビットのアドレスデータが記憶される。さらにレジスタ
（11）からのＸ−Ｙ次元の32ビットのアドレスがレジス
タ（17）に供給され、このレジスタ（17）からの32ビッ
トにメモリ（16）から読出された８ビット及び例えばオ
ール０の８ビットの付加された計48ビットのアドレスが
MUX（13）の第３の入力に供給される。さらにCAT（４）
からの４ビットの制御信号がレジスタ（18）に供給さ
れ、この制御信号にてレジスタ（12）のタイミング、MU
X（13）の３入力の選択及びメモリ（16）の書込制御が
行われる。

これによってDOG（5A）（5B）においては、PVPCA（3
A）（3B）の各プロセッサ部からのアドレスを出力し、
さらにこのアドレスをPVPCA（3A）（3B）に戻して複雑
な処理をさせると共に、他のDOGとの相互の交信を行っ
て入力側と出力側のアドレスを互いに関連づけることが
できる。またＺ次元のアドレスデータを記憶して、３次
元情報や画素インデックスに対応させることもできる。

このようにDOG（5A）及び（5B）は、CAT（４）の制御
の下に、夫々、一方のPVPCA（3A）及び（3B）から供給
されたアドレス信号を他方のPVPCA（3B）及び（3A）に
供給したり、DOG（5A）及び（5B）間でアドレス信号を
やり取りするように動作する。またCAT（４）は、これ
らDOG（5A）及び（5B）の切り換え動作、及び内部での
タイミング合わせの動作を制御し、これらDOG（5A）及
び（5B）に入力されるアドレス信号とDOG（5A）及び（5
B）から出力されるアドレス信号との入出力関係を決定
する。また、アドレス生成の一例としては、PVPCA（3
A）が非線形のアドレス信号を生成し、DOG（5A）に供給
されたこの非線形のアドレス信号を、DOG（5A）がPVPCN
T（６）に供給する。すなわち、この場合、DOG（5A）に
供給されたこの非線形のアドレス信号に対してさらに他
の非線形処理は施されない。

このDOG（5A）（5B）からのアドレスとPVPP（１）で
生成されたアドレスとが選択回路（PVPCNT）（６）に供
給される。このPVPCNT（６）においてアドレスはそれぞ
れMUX（6A）（6B）に供給され、このMUX（6A）（6B）は
PVPP（１）によって制御されて、DOGまたはPVPPからの
アドレスあるいはこれらを加算したアドレスが形成され
る。この形成されたアドレスがVIM形（23）（26）に供
給される。

こうしてアドレスの生成が行われるわけであるが、上
述の装置によれば、アドレス及び制御信号の生成に必要
な機能を効率よく分離したことにより、各処理部の負担
を軽減することができ、複雑な処理等も極めて容易に行
うことができる。

〔発明の効果〕

本発明によれば、メモリ系の複雑なアドレスの生成を
別の処理部で行い、さらに信号処理系の入出力制御信号
の発生機能も分離したことにより、複雑な処理等を容易
に行うことができるようになった。

【図面の簡単な説明】

第１図は本発明の一例の構成図、第２図はその説明のた
めの図、第３図、第４図は従来の技術の説明のための図
である。（１）はPVPP、（２）はPVPCF、（3A）（3B）はPVPCA、
（４）はCAT、（5A）（5B）はDOG、（６）はPVPCNTであ
る。

フロントページの続き (72)発明者加藤良平東京都品川区北品川６丁目７番35号ソニー株式会社内 (56)参考文献特開昭58−215813（ＪＰ，Ａ) 特開昭55−124186（ＪＰ，Ａ) 特開昭58−51373（ＪＰ，Ａ) 特開昭60−27069（ＪＰ，Ａ) 特開昭59−165176（ＪＰ，Ａ) 特開昭60−142449（ＪＰ，Ａ) 特開昭60−205759（ＪＰ，Ａ) 特開昭59−157689（ＪＰ，Ａ) 特開昭59−216275（ＪＰ，Ａ) 特開昭58−129473（ＪＰ，Ａ) 特開昭59−188761（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】多数の記憶アドレスを有するビデオ画像メ
モリ系と、多数の処理プロセッサからなる信号処理系と
からなり、読出アドレスに基づいて上記ビデオ画像メモ
リ系から読み出されたデータに対して上記信号処理系に
てモードに応じた処理を施すようになされたシステムの
アドレス生成装置において、上記ビデオ画像メモリ系に供給されるアドレス信号のう
ち、縦方向または横方向に沿ってアドレス値が変化する
線形のアドレス信号を生成する第１の処理部と、上記第１の処理部と独立した複数のプロセッサを有し、
上記ビデオ画像メモリ系に供給されるアドレス信号のう
ち、上記縦方向または横方向に沿わずにアドレス値が変
化する非線形のアドレス信号を生成する第２の処理部
と、上記第１及び第２の処理部からの上記線形のアドレス信
号と上記非線形のアドレス信号を上記モードに応じて選
択的に上記読出アドレスとして上記ビデオ画像メモリ系
に供給する切替手段とを備えたことを特徴とするアドレ
ス生成装置。