JPH02105977A - 画像データの輪郭強調回路 - Google Patents
画像データの輪郭強調回路Info
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- JPH02105977A JPH02105977A JP63258917A JP25891788A JPH02105977A JP H02105977 A JPH02105977 A JP H02105977A JP 63258917 A JP63258917 A JP 63258917A JP 25891788 A JP25891788 A JP 25891788A JP H02105977 A JPH02105977 A JP H02105977A
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- Japan
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- data
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- 230000002708 enhancing effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 5
- 230000001360 synchronised effect Effects 0.000 description 2
- GVBNSPFBYXGREE-UHFFFAOYSA-N Visnadine Natural products C1=CC(=O)OC2=C1C=CC1=C2C(OC(C)=O)C(OC(=O)C(C)CC)C(C)(C)O1 GVBNSPFBYXGREE-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
Landscapes
- Image Processing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、イメージスキャナなどに利用される表示画面
の輪郭強調回路に関するものである。
の輪郭強調回路に関するものである。
（従来の技術）
パーソナルコンピュータなどに二次元画像データを読込
むためのイメージスキャナでは、光学的、電気的クロス
トークや周波数特性などから生ずる表示画面のぼけを補
償するために水平、垂直方向への輪郭強調が行われる場
合がある。
むためのイメージスキャナでは、光学的、電気的クロス
トークや周波数特性などから生ずる表示画面のぼけを補
償するために水平、垂直方向への輪郭強調が行われる場
合がある。
従来、このような表示画面の輪郭強調は、各ライン上の
各画素の同一ライン上と隣接ライン上に存在する所定個
数の、例えば４個の隣接画素データの平均値を算定し、
この平均値とこの着目画素データの差をこの着目画素デ
ータに対する輪郭強調データとして作成しこれを着目画
素データに加算するという演算処理を汎用のプロセッサ
を用いて行っている。
各画素の同一ライン上と隣接ライン上に存在する所定個
数の、例えば４個の隣接画素データの平均値を算定し、
この平均値とこの着目画素データの差をこの着目画素デ
ータに対する輪郭強調データとして作成しこれを着目画
素データに加算するという演算処理を汎用のプロセッサ
を用いて行っている。
（発明が解決しようとする課題）
上記従来技術では、輪郭強調を汎用のプロセッサによる
ソフトウェア処理で行っている。このため、処理に時間
がかかるという問題がある。この処理時間を短縮するに
は、高速のプロセッサや複数のプロセッサなどを使用し
なければならず装置が高価になるという問題がある。
ソフトウェア処理で行っている。このため、処理に時間
がかかるという問題がある。この処理時間を短縮するに
は、高速のプロセッサや複数のプロセッサなどを使用し
なければならず装置が高価になるという問題がある。
（課題を解決するための手段）
本発明の輪郭強調回路は、２バンク構成のデータメモリ
と、このデータメモリから読出された２ライン前及び１
ライン前の画素データ並びにこのデータメモリに書込ま
れる現ラインの画素データを受け１ライン前の各画素デ
ータについて同一ライン上と隣接ライン上の所定個数の
隣接画素データの平均値を算定し、この平均値とこの着
目画素データの差からこの着目画素データに対する輪郭
強調を行う演算回路群とを備え、ハードウェア化による
処理の高速化を実現するように構成されている。
と、このデータメモリから読出された２ライン前及び１
ライン前の画素データ並びにこのデータメモリに書込ま
れる現ラインの画素データを受け１ライン前の各画素デ
ータについて同一ライン上と隣接ライン上の所定個数の
隣接画素データの平均値を算定し、この平均値とこの着
目画素データの差からこの着目画素データに対する輪郭
強調を行う演算回路群とを備え、ハードウェア化による
処理の高速化を実現するように構成されている。
本発明の輪郭強調回路は、データメモリの両バンクの同
一アドレスから２ライン前及びｌライン前の画素データ
を読出すと共にラインセンサから転送中の現ラインの画
素データを２ライン前の画素データを読出した側のバン
クの同一アドレスに書込む制御をラインセンサからの画
素データの転送速度に同期しながらかつ１ラインごとに
バンクを切換えながら繰り返すメモリアクセス制御手段
を備えることにより、データメモリの記憶容量が最小限
の２ライン分に低減され、ハードウェアの低廉化が実現
される。
一アドレスから２ライン前及びｌライン前の画素データ
を読出すと共にラインセンサから転送中の現ラインの画
素データを２ライン前の画素データを読出した側のバン
クの同一アドレスに書込む制御をラインセンサからの画
素データの転送速度に同期しながらかつ１ラインごとに
バンクを切換えながら繰り返すメモリアクセス制御手段
を備えることにより、データメモリの記憶容量が最小限
の２ライン分に低減され、ハードウェアの低廉化が実現
される。
以下、本発明の作用を実施例と共に詳細に説明する。
（実施例）
第１図は、本発明の一実施例に係わる表示画面の輪郭強
調回路の構成を示すブロック図であり、ＩＮは画像デー
タの入力端子、ＡＤはＡ／Ｄ変換器、Ｂはバッファ、Ｍ
はデータメモリ、ＭＣはメモリアクセス制御回路、Ｌ１
〜Ｌ７はラッチ、Ａ１−Ａ３は加算器、Ｄｉは減算器、
Ｋ １−Ｋ ４は係数器、Ｃは補正回路、ＯＵＴは画像
データの出力端子である。
調回路の構成を示すブロック図であり、ＩＮは画像デー
タの入力端子、ＡＤはＡ／Ｄ変換器、Ｂはバッファ、Ｍ
はデータメモリ、ＭＣはメモリアクセス制御回路、Ｌ１
〜Ｌ７はラッチ、Ａ１−Ａ３は加算器、Ｄｉは減算器、
Ｋ １−Ｋ ４は係数器、Ｃは補正回路、ＯＵＴは画像
データの出力端子である。
入力端子ＩＮには、図示しない前段のラインセンサで読
取られたアナログ画素信号がライン単位で転送されてく
る。この画素信号はＡ／Ｄ変換器ＡＤでディジタルの画
素データに変換され、ラッチＬ６に保持されると共に、
バッファＢとメモリバスＭＢとを経てデータメモリＭに
書込まれる。
取られたアナログ画素信号がライン単位で転送されてく
る。この画素信号はＡ／Ｄ変換器ＡＤでディジタルの画
素データに変換され、ラッチＬ６に保持されると共に、
バッファＢとメモリバスＭＢとを経てデータメモリＭに
書込まれる。
このデータメモリＭは、それぞれが１ライン分の画素デ
ータを格納できる２個のバンクで構成されている。メモ
リアクセス制御回路ＭＣは、画素データの転送に同期し
たクロック信号ＰＩＸ ＣＫＯを受け、バンク選択信号
ＢＮＫ Ｃ１１、クロック信号Ｘ５ＴＯ、バンク内アド
レス、チップセレクト信号（Ｃ８）、出力イネーブル信
号（ＯＥ）、書込みイネーブル信号（ＷＥ）を生成し、
これによってデータメモリＭのアクセスを制御する。
ータを格納できる２個のバンクで構成されている。メモ
リアクセス制御回路ＭＣは、画素データの転送に同期し
たクロック信号ＰＩＸ ＣＫＯを受け、バンク選択信号
ＢＮＫ Ｃ１１、クロック信号Ｘ５ＴＯ、バンク内アド
レス、チップセレクト信号（Ｃ８）、出力イネーブル信
号（ＯＥ）、書込みイネーブル信号（ＷＥ）を生成し、
これによってデータメモリＭのアクセスを制御する。
第２図に示すように、前段のラインセンサから転送中の
現ラインをｋ、前ラインをｊ、前々ラインをｉとし、各
ライン上に順に配列される画素データをＡ、Ｂ、Ｃ，Ｄ
、Ｅ・・・・とする。ここでは、前ラインｊ上の画素デ
ータＢｊに着目すると、その周辺の４個の最隣接画素デ
ータは、前ラインｊ上の前後の隣接画素データＡｊ 、
Ｃｊ と、前後の隣接ラインｉ、に上の隣接画素デ
ータＢｉ。
現ラインをｋ、前ラインをｊ、前々ラインをｉとし、各
ライン上に順に配列される画素データをＡ、Ｂ、Ｃ，Ｄ
、Ｅ・・・・とする。ここでは、前ラインｊ上の画素デ
ータＢｊに着目すると、その周辺の４個の最隣接画素デ
ータは、前ラインｊ上の前後の隣接画素データＡｊ 、
Ｃｊ と、前後の隣接ラインｉ、に上の隣接画素デ
ータＢｉ。
Ｂｋである。
第１図の輪郭強調回路では、着目画素データＢｊと、そ
の４個の最隣接画素データの平均値（Ａｊ＋ Ｃｊ
＋ Ｂｉ ＋Ｂｋ ）／４ との差に係数λが乗じら
れて輪郭強調信号 λ （Ｂｊ−（Ａｊ十Ｃｊ ＋
Ｂｉ ＋Ｂｋ ）／４ ）が作成され、これが着目画素
データＢｊに加算され、輪郭強調後の画素データ、Ｂｊ
。
の４個の最隣接画素データの平均値（Ａｊ＋ Ｃｊ
＋ Ｂｉ ＋Ｂｋ ）／４ との差に係数λが乗じら
れて輪郭強調信号 λ （Ｂｊ−（Ａｊ十Ｃｊ ＋
Ｂｉ ＋Ｂｋ ）／４ ）が作成され、これが着目画素
データＢｊに加算され、輪郭強調後の画素データ、Ｂｊ
。
＝ Ｂｊ ＋λ （Ｂｊ （Ａｊ＋ Ｃｊ ＋ Ｂｉ
＋Ｂｋ ）／４）＝（１＋λ）Ｂｊ−λ（Ａｊ＋ Ｃ
ｊ ＋ Ｂｉ ＋ Ｂｋ ）／４が作成される。更に
、第１図の実施例では、係数λが１に設定され、 Ｂｉ゛ ＝２８ｊ−（八ｊ＋ Ｃｊ ＋ Ｂｉ ＋
Ｂｋ ）／４となり、この輪郭強調後の画素デー
タが出力端子ＯＵＴに出力される。なお、第１図の各箇
所に表示されている画素データは、第２図のような画素
データの配列のもとでＡ／Ｄ変換器ＡＤから画素データ
Ｃｋが出力中である場合について示されている。
＋Ｂｋ ）／４）＝（１＋λ）Ｂｊ−λ（Ａｊ＋ Ｃ
ｊ ＋ Ｂｉ ＋ Ｂｋ ）／４が作成される。更に
、第１図の実施例では、係数λが１に設定され、 Ｂｉ゛ ＝２８ｊ−（八ｊ＋ Ｃｊ ＋ Ｂｉ ＋
Ｂｋ ）／４となり、この輪郭強調後の画素デー
タが出力端子ＯＵＴに出力される。なお、第１図の各箇
所に表示されている画素データは、第２図のような画素
データの配列のもとでＡ／Ｄ変換器ＡＤから画素データ
Ｃｋが出力中である場合について示されている。
第３図と第４図は、第１図の輪郭強調回路の動作を説明
するための波形図であり、第２図のラインにの画素デー
タがＡ／Ｄ変換器ＡＤから出力中の場合の動作を示して
いる。
するための波形図であり、第２図のラインにの画素デー
タがＡ／Ｄ変換器ＡＤから出力中の場合の動作を示して
いる。
第３図の上部に示すように、２バンク構成のデータメモ
リＭには、ノアゲートＮで生成されたバンク切換え信号
が最上位アドレス（ＡＤＩ？Ｓ ＞ として供給され
る。このバンク切換え信号は、１ライン周期で反転する
バンク選択信号ＢＮＫ Ｃ１＋と、画素データ転送速度
と同一速度で位相の異なるクロック信号ＸＳＴ Ｏとか
ら生成される。従って、第３図中段のメモリバス出力に
示すように、データメモリＭの第１のバンクのメモリア
ドレスｌ、２゜３・・・・のそれぞれからは前々ライン
ｉの画素データＡｉ、Ｂｉ、Ｃｉ ・・・・が順に読
出されてラッチＬｌに保持されてゆくと共に、第２のバ
ンクの同一のメモリアドレス１，２．３・・・・からは
前ラインｊの画素データＡｊ 、 Ｂｊ 、 Ｃｊ・
・・・が順に読出され、ラッチＬ３に保持されてゆく。
リＭには、ノアゲートＮで生成されたバンク切換え信号
が最上位アドレス（ＡＤＩ？Ｓ ＞ として供給され
る。このバンク切換え信号は、１ライン周期で反転する
バンク選択信号ＢＮＫ Ｃ１＋と、画素データ転送速度
と同一速度で位相の異なるクロック信号ＸＳＴ Ｏとか
ら生成される。従って、第３図中段のメモリバス出力に
示すように、データメモリＭの第１のバンクのメモリア
ドレスｌ、２゜３・・・・のそれぞれからは前々ライン
ｉの画素データＡｉ、Ｂｉ、Ｃｉ ・・・・が順に読
出されてラッチＬｌに保持されてゆくと共に、第２のバ
ンクの同一のメモリアドレス１，２．３・・・・からは
前ラインｊの画素データＡｊ 、 Ｂｊ 、 Ｃｊ・
・・・が順に読出され、ラッチＬ３に保持されてゆく。
前々ラインの画素データの読出しが終了した第１のバン
クのメモリアドレス１，２．３・・・・には、現ライン
にの画素データＡｋ、Ｂｋ。
クのメモリアドレス１，２．３・・・・には、現ライン
にの画素データＡｋ、Ｂｋ。
Ｃｋ ・・・・が順に書込まれてゆく。
なお、第３図中段のメモリバス中の表示Ｚは、メモリバ
スＭＢがハイインピーダンスの状態にあることを示して
いる。
スＭＢがハイインピーダンスの状態にあることを示して
いる。
１ライン分の画素データの読取りが終了するたびにバン
ク選択信号ＢＮＫ ＣＫが反転される。このため、次の
ラインの読取りに際しては、データメモリＤに対する最
上位アドレスが第３図の場合に対して反転し、データメ
モリＭの第２のバンクのメモリアドレス１，２．３・・
・・のそれぞれからは前々ラインｊの画素データＡｊ
、 Ｂｊ 、 Ｃｊ・・・・が順に読出されてラッ
チＬ１に保持されてゆくと共に、第１のバンクの同一の
メモリアドレス１，２．３・・・・からは前ラインにの
画素データＡｋ、Ｂｋ、Ｃｋ・・・・が順に読出され、
ランチＬ３に保持されてゆく。前々ラインの画素データ
の読出しが終了した第２のバンクのメモリアドレス１，
２．３・・・・には、現ラインの画素データが順に書込
まれてゆく。
ク選択信号ＢＮＫ ＣＫが反転される。このため、次の
ラインの読取りに際しては、データメモリＤに対する最
上位アドレスが第３図の場合に対して反転し、データメ
モリＭの第２のバンクのメモリアドレス１，２．３・・
・・のそれぞれからは前々ラインｊの画素データＡｊ
、 Ｂｊ 、 Ｃｊ・・・・が順に読出されてラッ
チＬ１に保持されてゆくと共に、第１のバンクの同一の
メモリアドレス１，２．３・・・・からは前ラインにの
画素データＡｋ、Ｂｋ、Ｃｋ・・・・が順に読出され、
ランチＬ３に保持されてゆく。前々ラインの画素データ
の読出しが終了した第２のバンクのメモリアドレス１，
２．３・・・・には、現ラインの画素データが順に書込
まれてゆく。
このように、２ライン前の画素データと１ライン前の画
素データのそれぞれが第１．第２のバンクの同一アドレ
スから読出されると共に２ライン前の画素データの読出
しが終了した側のバンクの同一アドレスに現ラインの画
素データが書込まれてゆく。このデータメモリＭへの画
素データの読み書きが現ライン上の全ての画素データに
ついて、各画素データのラインセンサがらの転送速度に
同期して繰り返される。この結果、データメモリＭは２
ライン分の画素データを記憶できるだけの最低限度の記
（１２容量があれば足りる。
素データのそれぞれが第１．第２のバンクの同一アドレ
スから読出されると共に２ライン前の画素データの読出
しが終了した側のバンクの同一アドレスに現ラインの画
素データが書込まれてゆく。このデータメモリＭへの画
素データの読み書きが現ライン上の全ての画素データに
ついて、各画素データのラインセンサがらの転送速度に
同期して繰り返される。この結果、データメモリＭは２
ライン分の画素データを記憶できるだけの最低限度の記
（１２容量があれば足りる。
クロック信号Ｘ５Ｔ１．Ｘ５ＴＯ、ＰＩＸ ＣＫＯニ同
期してランチＬｌ、Ｌ３．Ｌ６に保持された画素データ
は、 クロック信号ＰＩＸ ＣＫＯに同期してランチ、
加算器、係数器及び減算器から成る演算回路群内を転送
されつつバイブライン状に処理されてゆく。
期してランチＬｌ、Ｌ３．Ｌ６に保持された画素データ
は、 クロック信号ＰＩＸ ＣＫＯに同期してランチ、
加算器、係数器及び減算器から成る演算回路群内を転送
されつつバイブライン状に処理されてゆく。
減算器ＤＩから出力される輪郭補償済みの画素データ２
Ｂｉ １／４（Ａｊ ＋ Ｃｊ 十Ｂｉ ＋Ｂｋ
）は、補正回路Ｃにおいてオーバーフローやアンダー
フローに対する補正を受け、ランチＬ７を経て出力端子
ＯＵＴに出力される。
Ｂｉ １／４（Ａｊ ＋ Ｃｊ 十Ｂｉ ＋Ｂｋ
）は、補正回路Ｃにおいてオーバーフローやアンダー
フローに対する補正を受け、ランチＬ７を経て出力端子
ＯＵＴに出力される。
以上、各画素データとその最隣接の４個の画素データを
用いて輪郭強調を行う構成を例示した。
用いて輪郭強調を行う構成を例示した。
しかしながら、更に多数の隣接画素データを用いる構成
であってもよい。
であってもよい。
（発明の効果）
以上詳細に説明したように、本発明の輪郭強調回路は、
２バンク構成のデータメモリと、このデータメモリから
読出された２ライン前及び１ライン前の画素データ並び
にこのデータメモリに書込まれる現ラインの画素データ
を受け１ライン前の各画素データについて同一ライン上
と隣接ライン上の所定個数の隣接画素データの平均値を
算定しこの平均値とこの着目画素データの差からこの着
目画素データに対する輪郭強調を行う専用の演算回路群
とを備える構成であるから、ハードウェア化による処理
の高速化が実現される。
２バンク構成のデータメモリと、このデータメモリから
読出された２ライン前及び１ライン前の画素データ並び
にこのデータメモリに書込まれる現ラインの画素データ
を受け１ライン前の各画素データについて同一ライン上
と隣接ライン上の所定個数の隣接画素データの平均値を
算定しこの平均値とこの着目画素データの差からこの着
目画素データに対する輪郭強調を行う専用の演算回路群
とを備える構成であるから、ハードウェア化による処理
の高速化が実現される。
また、本発明の輪郭強調回路は、データメモリの両バン
クの同一アドレスから２ライン前及び１ライン前の画素
データを読出すと共にラインセンサから転送中の現ライ
ンの画素データを２ライン前の画素データを読出した側
のバンクの同一アドレスに書込む制御をラインセンサか
らの画素データの転送速度に同期しながらかつｌライン
ごとにバンクを切換えながら繰り返すメモリアクセス制
御 両手段を備える構成であるから、データメモリの記憶容
量が最小限の２ライン分に低減され、ハードウェアの低
廉化が実現される。
クの同一アドレスから２ライン前及び１ライン前の画素
データを読出すと共にラインセンサから転送中の現ライ
ンの画素データを２ライン前の画素データを読出した側
のバンクの同一アドレスに書込む制御をラインセンサか
らの画素データの転送速度に同期しながらかつｌライン
ごとにバンクを切換えながら繰り返すメモリアクセス制
御 両手段を備える構成であるから、データメモリの記憶容
量が最小限の２ライン分に低減され、ハードウェアの低
廉化が実現される。
第１図は本発明の一実施例に係わる画像データの輪郭強
調回路の構成を示すブロック図、第２図は輪郭強調対象
の画像データの配列を説明するための概念図、第３図と
第４図は第１図の動作を説明するための波形図である。 ＩＮ・・・輪郭強調対象の画像データの入力端子、ＡＤ
・・・Ａ／Ｄ変換器、Ｍ・・・２バンク構成のデータメ
モリ、ＭＣ・・・メモリアクセス制御回路、ＢＮＫ Ｃ
）Ｉ・・・バンク切り換え信号、ＰＩＸ ＣＫＯ・・・
画素データの転送に同期したクロック信号、Ｘ５ＴＯ，
Ｘ５ＴＩ、Ｘ５Ｔ２− ・・クロック信号ＰＩＸＣＫＯ
と同一周期で位相の異なるクロック信号、ＭＢ・・・メ
モリパス、ＬＬ−Ｌ７・・・ランチ、Ａ１−Ａ３・・・
加算器、Ｄｌ・・・減算器、Ｋ１−に４・・・係数器、
ＯＵＴ・・・輪郭強調後の画像データの出力端子。 特許出願人 日本電気ホームエレクトロニクス株式会社
調回路の構成を示すブロック図、第２図は輪郭強調対象
の画像データの配列を説明するための概念図、第３図と
第４図は第１図の動作を説明するための波形図である。 ＩＮ・・・輪郭強調対象の画像データの入力端子、ＡＤ
・・・Ａ／Ｄ変換器、Ｍ・・・２バンク構成のデータメ
モリ、ＭＣ・・・メモリアクセス制御回路、ＢＮＫ Ｃ
）Ｉ・・・バンク切り換え信号、ＰＩＸ ＣＫＯ・・・
画素データの転送に同期したクロック信号、Ｘ５ＴＯ，
Ｘ５ＴＩ、Ｘ５Ｔ２− ・・クロック信号ＰＩＸＣＫＯ
と同一周期で位相の異なるクロック信号、ＭＢ・・・メ
モリパス、ＬＬ−Ｌ７・・・ランチ、Ａ１−Ａ３・・・
加算器、Ｄｌ・・・減算器、Ｋ１−に４・・・係数器、
ＯＵＴ・・・輪郭強調後の画像データの出力端子。 特許出願人 日本電気ホームエレクトロニクス株式会社
Claims (1)
- 【特許請求の範囲】 ラインセンサから１ライン単位で転送されてくる二次元
画像データに対し水平及び垂直方向に輪郭強調を施す輪
郭強調回路であって、 ２バンク構成のデータメモリと、 このデータメモリの両バンクの同一アドレスから２ライ
ン前及び１ライン前の画素データを読出すと共にライン
センサから転送中の現ラインの画素データを２ライン前
の画素データを読出した側のバンクの同一アドレスに書
込む制御をラインセンサからの画素データの転送速度に
同期しながらかつ１ラインごとにバンクを切換えながら
繰り返すメモリアクセス制御手段と、 前記データメモリから読出された２ライン前及び１ライ
ン前の画素データ並びに前記データメモリに書込まれる
現ラインの画素データを受け、１ライン前の各画素デー
タについて同一ライン上と隣接ライン上の所定個数の隣
接画素データの平均値を算定し、この平均値とこの着目
画素データの差からこの着目画素データに対する輪郭強
調を行う演算回路群とを備えたことを特徴とする表示画
面の輪郭強調回路
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258917A JPH02105977A (ja) | 1988-10-14 | 1988-10-14 | 画像データの輪郭強調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258917A JPH02105977A (ja) | 1988-10-14 | 1988-10-14 | 画像データの輪郭強調回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02105977A true JPH02105977A (ja) | 1990-04-18 |
Family
ID=17326825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63258917A Pending JPH02105977A (ja) | 1988-10-14 | 1988-10-14 | 画像データの輪郭強調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02105977A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59141871A (ja) * | 1983-02-02 | 1984-08-14 | Dainippon Screen Mfg Co Ltd | 画像走査記録時における鮮鋭度強調方法 |
| JPS6274126A (ja) * | 1985-09-27 | 1987-04-04 | Hitachi Ltd | 遅延段数の可変なラインバツフア |
-
1988
- 1988-10-14 JP JP63258917A patent/JPH02105977A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59141871A (ja) * | 1983-02-02 | 1984-08-14 | Dainippon Screen Mfg Co Ltd | 画像走査記録時における鮮鋭度強調方法 |
| JPS6274126A (ja) * | 1985-09-27 | 1987-04-04 | Hitachi Ltd | 遅延段数の可変なラインバツフア |
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