JPH04297935A - 入力装置および出力装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、イメージスキャナ、
プリンタ、ファクシミリ等の画像処理装置等入力装置お
よび出力装置のバッファメモリの制御に関するものであ
る。

【０００２】

【従来の技術】第５図は例えばＮＥＣ技報、Ｖｏｌ．４
２、（１９８９）の１２０頁から１２５頁などに示され
ている従来の画像入力装置を示すブロック図である。以
下、この明細書では入力装置および出力装置の例として
画像入力装置を用いて説明する。図において、１は、原
稿を読み取るためのイメージセンサ、光源、およびレン
ズ系で構成された読取ユニット、２は該読取ユニット１
から出力された画像データとしてのアナログ信号をディ
ジタル信号に変換するＡＤ変換器、３は不均一補正回路
、４は不均一補正メモリ、５は画像処理メモリ６を用い
て、拡大・縮小、エッジ強調などを行う画像処理回路、
２２はインタフェース制御回路、８はインタフェース回
路、９はＣＰＵ、２３は第１のバッファメモリ、２４は
第２のバッファメモリ、１１はＣＰＵバスである。

【０００３】次に動作について説明する。原稿上の画像
は、まず、読取ユニット１によって走査線ごとに光電変
換され、次に、ＡＤ変換器２によりディジタル信号に変
換された後、不均一補正回路３に入力される。不均一補
正回路３では、不均一補正メモリ４に予め書き込まれた
読取ユニット１内のイメージセンサ（図示せず）の感度
ばらつきのデータに基づき、不均一補正を行い、均一な
原稿を読み取った時には、均一な出力値が得られるよう
に、入力信号の値に補正値を掛け算して、次段の画像処
理回路５へ転送される。画像処理回路では、画像処理メ
モリを用いて、エッジ強調、コントラスト調整などの画
像処理を行い、１番目の走査線の画像データはインタフ
ェース制御回路２２を介して第１のバッファメモリ２３
に、蓄えられる。

【０００４】１番目の走査線のデータが第１のバッファ
メモリ２３に蓄えられると、インタフェース回路８への
転送が開始される。２番目の走査線の画像データは、１
番目の走査線の画像データが、第１のバッファメモリ２
３からインタフェース回路８への転送と同時に、画像処
理回路５から第２のバッファメモリ２４に書き込まれる
。２番目の走査線の画像データの第２のバッファメモリ
２４への書き込みが終了し、１番目の走査線の画像デー
タのインタフェース回路８への転送が終了すると、３番
目の走査線のデータが画像処理回路５から、第１のバッ
ファメモリ２３への転送が開始される。以下同様にして
、奇数番目の走査線の画像データは、第１のバッファメ
モリ２３に、偶数番目の走査線の画像データは、第２の
バッファメモリ２４に一時蓄えられ、その後、インタフ
ェース回路８へ転送される。画像データの転送タイミン
グはＣＰＵ９により管理されており、２ライン前の走査
線の画像データのインタフェース回路８への転送が終了
しない限り、次の走査線の画像データは画像処理回路５
から第１、あるいは第２のバッファメモリ２３、２４に
転送されないようになっている。

【０００５】上述したような動作により、画像処理回路
５から第１、あるいは第２のバッファメモリ１２への画
像データの転送レートと、第１、あるいは第２のバッフ
ァメモリ１１、１２からインタフェース回路８への転送
レートが異なる場合にも、画像データは、スムースに、
インタフェース回路８に転送することができる。なお、
第１のバッファと第２のバッファを交互に使うものとし
て、例えば、特開昭６１−１８４０７０等にも示されて
いる。以下、上記インタフェース制御回路２２の動作を
第６図を用いて詳細に説明する。

【０００６】第６図において、２５および２６は第１お
よび第２のセレクタ、２７は、アドレス切り換えスイッ
チ、２８は、書き込み用アドレスカウンタ、２９は、読
み出し用アドレスカウンタである。１番目の走査線の画
像データは、上記画像処理回路５より、クロック信号（
Ｗ＿ＣＬＫ）とゲート信号（Ｗ＿ＧＡＴＥ）とともに、
第６図のＤＡＴＡ＿ＩＮとして、第１のセレクタ２５に
入力される。第１のセレクタ２５は入力信号を第１のバ
ッファメモリ２３のデータ入出力端子に切り換えて出力
する。第１のバッファメモリ２３のアドレス入力（ＡＤ
１）には、クロック信号（Ｗ＿ＣＬＫ）をカウントして
いる書き込み用アドレスカウンタ２８の出力（ＡＤＷ）
がアドレス切換スイッチ２７を介して、入力される。

【０００７】以上のような動作により、１番目の走査線
の画像データは、上記第１のバッファメモリ２３に蓄積
される。１番目の走査線の画像データが、第１のバッフ
ァメモリへ転送された後、２番目の走査線の画像データ
の転送が開始される。この時、第１のセレクタ２５は、
入力された画像データ（ＤＡＴＡ＿ＩＮ）を第２のバッ
ファメモリ２４に対して出力し、アドレス切換スイッチ
２７は、書き込み用アドレスカウンタ２８の出力（ＡＤ
Ｗ）を第２のバッファメモリ２４のアドレス信号（ＡＤ
２）に出力する。

【０００８】この２番目の上記画像処理回路５から第２
のバッファメモリ２４への画像データの転送と同時に、
１番目の走査線の画像データは、第１のバッファメモリ
２３から、インタフェース回路８へ転送される。この場
合の外部のタイミング制御回路（図示せず）から入力さ
れたゲート信号（Ｒ＿ＧＡＴＥ）とクロック信号（Ｒ＿
ＣＬＫ）に同期して、画像データの転送が行われる。こ
の時、上記アドレス切換スイッチは読み出し用アドレス
カウンタの出力（ＡＤＲ）を第１のバッファメモリ２３
のアドレス信号（ＡＤ１）に接続する。又、第２のセレ
クタ２６は第１のバッファメモリ２３のデータを出力デ
ータ（ＤＡＴＡ＿ＯＵＴ）として出力する。

【０００９】このような動作を繰り返し、奇数番目の走
査線の画像データは、第１のバッファメモリ２３を、ま
た、偶数番目の走査線の画像データは第２のバッファメ
モリ２４を一時介して、インタフェース回路８へ転送さ
れる。

【００１０】従来の画像入力装置は以上のように構成さ
れているが種々な不具合がある。第１に第１のバッファ
メモリ１１と第２のバッファメモリ１２の物理的に２個
のラインメモリが必要なことである。たとえば、４００
ＤＰＩ（Ｄｏｔ　　ｐｅｒＩｎｃｈ）の解像度で、Ａサ
イズ（８．５×１１Ｉｎｃｈ）の画像入力装置を考える
と、主走査方向の画素数は、３４００画素となる。

【００１１】カラーの場合を考えると、バッファメモリ
には１０５００バイトの容量が必要となる。２ライン分
のメモリ容量は２１０００バイトであるから、メモリ容
量だけから見ると３２ＫＢのＲＡＭが１個あれば良い。 しかしながら上述したような従来の画像入力装置におい
ては、ＲＡＭが２個必要であるため、１６ＫＢのＲＡＭ
を２個準備する必要がある。このことは、回路基板上の
面積を広く占有するだけでなく、通常１６ＫＢのＲＡＭ
２個よりも３２ＫＢのＲＡＭ１個の方が安価であるため
、価格的にも不利である。

【００１２】第２に、この構成では、同様の構成で解像
度あるいは読み取る原稿のサイズの異なる画像入力装置
を設計する場合には、新たな回路設計が必要となる。装
置の小型化という観点から考えると回路系はＬＳＩにす
ることが多いため、このように拡張性がないと不利であ
る。

【００１３】

【発明が解決しようとする課題】従来の入力装置および
出力装置は以上のように構成されているので、第１のバ
ッファメモリと第２のバッファメモリなど複数のメモリ
領域間の境界が固定されており、画像の画素数を変えた
い場合、または原稿のサイズが異なるものを処理する場
合など、入力データ量または出力データ量の可変性の要
求に対応できないという問題点があった。

【００１４】この発明は、以上のような問題点を解消す
るためになされたもので、複数のバッファ領域間の境界
が固定されず、入力データ量または出力データ量の可変
性の要求に対応できる入力装置および出力装置を得るこ
とを目的とする。

【００１５】

【課題を解決するための手段】この発明に係る入力装置
および出力装置の第１の発明は、入力されたデータが蓄
えられる領域を示す値が保持されているパーティション
レジスタと、このパーティションレジスタの値とアドレ
スカウンタの値によって演算して得られる番地を基に上
記入力されたデータが蓄えられ取り出されるバッファメ
モリを備えたものである。

【００１６】また、第２の発明は、出力されるデータが
蓄えられる領域を示す値が保持されているパーティショ
ンレジスタと、このパーティションレジスタの値とアド
レスカウンタの値によって演算して得られる番地を基に
上記出力されるデータが蓄えられ取り出されるバッファ
メモリを備えたものである。

【００１７】また、第３の発明は、バッファメモリの一
部または全部をパーティションレジスタの値およびアド
レスカウンタの値と関係しない他のアドレス空間として
割り付け可能な構成を備えた第１の発明または第２の発
明のものである。

【００１８】

【作用】この発明の入力装置および出力装置は、パーテ
ィションレジスタの値とアドレスカウンタの値とで演算
して得られる番地を基にデータが蓄えられ取り出される
ので、パーティションレジスタの値によって第１のバッ
ファメモリと第２のバッファメモリなど複数のメモリ領
域の境界が可変的に設定され、また、バッファメモリの
空き領域は他のメモリの記憶領域として転用される。

【００１９】

【実施例】第１図はこの発明の一実施例を示すブロック
図である。図に於いて、１〜６、８、９、１１は、従来
の技術で述べた第５図の同一符号のものと同一である。 また、７はインタフェース制御回路、１０はバッファメ
モリである。

【００２０】次に動作について説明する。原稿上の画像
は、上記読取ユニット１によりアナログ信号に変換され
る。該アナログ信号はＡＤ変換器２によってディジタル
の画像データに変換され、これ以降の処理は全てディジ
タル処理にて行われる。上記ＡＤ変換器２から出力され
た信号は、イメージセンサ（図示せず）の感度ばらつき
、照明用光源（図示せず）の不均一性を特性的には含ん
でいる。このため、上記不均一補正メモリ４にあらかじ
め補正データを画素毎に記憶させておき、実際に原稿を
読み取った時、上記不均一補正メモリ４の内容を参照し
ながら、不均一補正回路３において画像データの補正を
行う。

【００２１】不均一補正処理を施された画像データは、
次に画像処理回路５に転送される。該画像処理回路５で
は上記画像処理メモリ６を用いて、拡大・縮小、エッジ
強調、ガンマ補正、などの画像処理を行うことができる
。

【００２２】画像処理が終了した画像データは、その後
、コンピュータ等に転送されれば良いのであるが、コン
ピュータとその周辺装置とのインタフェースのデータ転
送速度はインタフェースの種類、インタフェース回路の
構成によって異なる。さらに非同期転送の場合などには
、１バイト毎の転送時間も異なる。

【００２３】一方、イメージセンサ（図示せず）にはＣ
ＣＤが用いられており、蓄積型の光電変換を行う為、イ
メージセンサからの信号は一定の周期で出力される。従
って、上記読取ユニット１から画像処理回路５までの回
路系では、ＣＣＤイメージセンサ（図示せず）の駆動ク
ロックに同期して各処理が行われている。

【００２４】従って、イメージセンサの駆動タイミング
とインタフェースの駆動タイミングの整合をとるために
、インタフェース制御回路７がバッファメモリ１０を用
いてインタフェース回路８の制御を行っている。

【００２５】インタフェ−ス回路８としては、例えば、
ＳＣＳＩ（　Ｓｍａｌｌ　Ｃｏｍｐｕｔｅｒ　Ｓｙｓｔ
ｅｍＩｎｔｅｒｆａｃｅ，　　ＡＮＳＩ　Ｘ３．１３１
−１９８６）のコントローラである５３Ｃ８０（ＮＣＲ
社製）がある。バッファメモリ１０は論理的には１個で
あり、バッファメモリ１０のアクセスは、基準クロック
に同期して、該クロックが１の時に、書き込み、０の時
に読みだしができるように制御されている。

【００２６】以下、このバッファメモリ１０の制御方法
を第２図を用いて、詳細に説明する。第２図は、上記イ
ンタフェース制御回路７のブロック図であり、１０は、
バッファメモリ、１２は、データセレクタ１、１３はア
ドレスセレクタ、１４は、データセレクタ２、１５は、
アドレス加算器１、１６は、アドレス加算器２、１７は
、書き込み用のアドレスカウンタ、１８は、読み出し用
のアドレスカウンタ、１９は、パーティションレジスタ
、２０は、ＣＰＵ９のデータバス、２１は、アドレスバ
スである。

【００２７】上記画像処理回路５からの画像データは、
Ｗ＿ＤＡＴＡとしてデータセレクタ１　　１２に入力さ
れる。データセレクタ１　　１２は上記基準クロックが
１の時に画像データをバッファメモリ１０のデータ入出
力端子に出力し、上記基準クロックが０の時には、バッ
ファメモリ１０のデータがデータセレクタ２　　１４を
通して、Ｒ＿ＤＡＴＡとしてインタフェース制御回路７
より出力される。

【００２８】バッファメモリ１０への書き込み時の、ア
ドレスは、奇数番目の走査線のデータは書き込み用アド
レスカウンタ１７において生成されたアドレスを与え、
偶数番目の走査線のデータは、上記書き込み用アドレス
カウンタ１７において生成されたアドレスと、予めＣＰ
Ｕ９より、データバス２０を介して、パーティションレ
ジスタ１９に書き込まれた値とを、アドレス加算器１　
　１５によって加算された値を、上記バッファメモリ１
０のアドレスとして供給する。

【００２９】同様にして、バッファメモリ１０から、イ
ンタフェース回路８への転送時（バッファメモリ１０か
らの読み出し時）のアドレスは、読み出し用アドレスカ
ウンタ１８と、アドレス加算器２　　１８によって生成
される。一方、データセレクタ１　　１２とデータセレ
クタ２　　１４は、ＣＰＵ９のデータバスとの入出力が
可能であるように構成されている。従って、上記バッフ
ァメモリ１０の一部あるいは全部をＣＰＵ９のメインメ
モリ領域に割り付けることができる。

【００３０】第３図は、上記バッファメモリ１０のメモ
リマップを示す図である。図においてＰＡＴとあるのが
、上記パーティションレジスタ１９にＣＰＵ９より書き
込まれた値である。バッファメモリ１０が、０からＥＮ
Ｄまでの容量を持っているとすると、メモリ領域は、第
３図のように、（Ａ）（Ｂ）（Ｃ）の３つの領域に分け
ることができる。上述したように、（Ａ）の領域が、奇
数番目の走査線のデータを一次蓄積するメモリ領域であ
り、（Ｂ）の領域が、偶数番目の走査線のデータのメモ
リ領域である。残りの（Ｃ）の領域は、画像データのバ
ッファ領域である必要はないため、ＣＰＵ９のメインメ
モリ領域として割り付けることができる。

【００３１】このような構成を採ることにより、上記バ
ッファメモリ１０の画像データのバッファとしてのメモ
リ容量はＣＰＵ９からの指示により、可変となるばかり
でなく、余ったメモリ領域は、ＣＰＵ９のメインメモリ
等他のメモリとして有効に活用できる。

【００３２】第４図は、第３図と同様なバッファメモリ
１０のメモリマップであり、カラーの画像入力装置にお
ける上記バッファメモリ１０のメモリマップになってい
る。この場合、上記パーティションレジスタ１９を２個
もち、色信号と奇数・偶数の信号に従って、書き込み用
アドレス加算器１７および読み出し用アドレス加算器１
８を構成すると、第４図に示したメモリマップが実現で
きる。図において、（ＡＲ　）は、奇数番目の走査線の
赤成分の画像データの領域であり、以下同様に（ＡＧ　
）は奇数番目の緑成分、（ＡＢ　）は奇数番目の青成分
、（ＢＲ　）は偶数番目の赤成分、（ＢＧ）は偶数番目
の緑成分、（ＢＢ　）は偶数番目の青成分である。また
、（Ｃ）は、第３図と同様に、ＣＰＵ９のメインメモリ
としての領域である。この領域は他のメモリのアドレス
空間としてアドレスセレクタとデータセレクタを用いて
使用が可能である。

【００３３】また、上記実施例では、バッファメモリ１
０が１個であるものを示したが、あくまでも論理的に１
個という意味であって、物理的には、ＲＡＭがいくつあ
ってもよい。

【００３４】なお、この実施例では画像入力装置につい
て示したが、この発明は、画像の画素数を変えたり、ま
た、画像のサイズを拡大、縮小を行う場合など画像の出
力についても同様に適用でき、また、画像の処理に拘ら
ず入力データ量、出力データ量の可変性のある入力装置
または出力装置についても広く適用できるものである。

【００３５】

【発明の効果】この発明の入力装置および出力装置は以
上のように構成されているので、第１の発明により、複
数のバッファ領域間の境界が固定されず、入力データ量
の可変性の要求に対応できる入力装置が得られる効果が
ある。

【００３６】また、第２の発明により、複数のバッファ
領域間の境界が固定されず、出力データ量の可変性の要
求に対応できる出力装置が得られる効果がある。

【００３７】また、第３の発明により、バッファメモリ
の空き領域を他のメモリの記憶領域として転用できるの
で、メモリ利用効率の良い入力装置または出力装置が得
られる効果がある。

【図面の簡単な説明】

【図１】この発明の一実施例による画像入力装置バッフ
ァメモリ周辺ブロック図である。

【図２】この発明の一実施例によるバッファメモリイン
タフェース回路ブロック図である。

【図３】この発明の一実施例のよるバッファメモリのメ
モリマップを示す図である。

【図４】この発明の一実施例によるバッファメモリのカ
ラ画像におけるメモリマップを示す図である。

【図５】従来の画像入力装置バッファメモリ周辺ブロッ
ク図である。

【図６】従来の画像入力装置インタフェース回路ブロッ
ク図である。

【符号の説明】

１　　読取ユニット ８　　インタフェース回路 ９　　ＣＰＵ １０　　バッファメモリ １５　　アドレス加算器１ １６　　アドレス加算器２ １７　　書き込み用アドレスカウンタ １８　　読み出し用アドレスカウンタ

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　入力されたデータが蓄えられる領域を
   示す値が保持されているパーティションレジスタと、こ
   のパーティションレジスタの値とアドレスカウンタの値
   によって演算して得られる番地を基に上記入力されたデ
   ータが蓄えられ取り出されるバッファメモリを備えた入
   力装置。
2. 【請求項２】　　出力されるデータが蓄えられる領域を
   示す値が保持されているパーティションレジスタと、こ
   のパーティションレジスタの値とアドレスカウンタの値
   によって演算して得られる番地を基に上記出力されるデ
   ータが蓄えられ取り出されるバッファメモリを備えた出
   力装置。
3. 【請求項３】　　バッファメモリの一部または全部をパ
   ーティションレジスタの値およびアドレスカウンタの値
   と関係しない他のアドレス空間として割り付け可能な構
   成を備えた請求項１記載の入力装置または請求項２記載
   の出力装置。