JPH0896116A - 画像信号処理装置及び方法 - Google Patents
画像信号処理装置及び方法Info
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- JPH0896116A JPH0896116A JP7151657A JP15165795A JPH0896116A JP H0896116 A JPH0896116 A JP H0896116A JP 7151657 A JP7151657 A JP 7151657A JP 15165795 A JP15165795 A JP 15165795A JP H0896116 A JPH0896116 A JP H0896116A
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Abstract
(57)【要約】
【目的】 エッジ強調、スムージング、パターンマッチ
ング等の複数ライン分の画像信号を用いる画像処理を小
規模な構成で高速に実行すること。 【構成】 画像信号をライン毎に入力するＣＣＤライン
センサー１０１と、ライン毎に入力する画像信号を複数
ラインずつのパラレルな画像信号に変換して出力する画
素パラレル／ラインパラレル変換部１０４と、パラレル
に出力される複数ライン分の画像信号に画像処理を施す
画像処理部１０５とを有する。
ング等の複数ライン分の画像信号を用いる画像処理を小
規模な構成で高速に実行すること。 【構成】 画像信号をライン毎に入力するＣＣＤライン
センサー１０１と、ライン毎に入力する画像信号を複数
ラインずつのパラレルな画像信号に変換して出力する画
素パラレル／ラインパラレル変換部１０４と、パラレル
に出力される複数ライン分の画像信号に画像処理を施す
画像処理部１０５とを有する。
Description
【０００１】
【産業上の利用分野】本発明は、複写機やファクシミリ
装置等において、画像信号に対してフィルタ処理等の画
像処理を行う画像信号処理装置及び方法に関する。
装置等において、画像信号に対してフィルタ処理等の画
像処理を行う画像信号処理装置及び方法に関する。
【０００２】
【従来の技術】複写機、ファクシミリ装置等の一般的な
デジタル画像処理装置には、エッジ強調やスムージング
処理に用いられるデジタルフィルター等のマトリクス処
理を行う部分が複数存在する。この画像信号に対するマ
トリクス処理を図１０を用いて説明する。ここでは９×
９の正方形のマトリクスを用いる例を説明する。また、
画像信号は基本的にライン単位のラスタースキャン方式
で転送される。
デジタル画像処理装置には、エッジ強調やスムージング
処理に用いられるデジタルフィルター等のマトリクス処
理を行う部分が複数存在する。この画像信号に対するマ
トリクス処理を図１０を用いて説明する。ここでは９×
９の正方形のマトリクスを用いる例を説明する。また、
画像信号は基本的にライン単位のラスタースキャン方式
で転送される。
【０００３】図において、６０１を現在転送されている
ライン（ｌｉｎｅ Ｎ＋４）とする。６０２は夫々１ラ
イン分の画像信号を遅延させるラインバッファ８本を示
す。また、６０３は各ライン当り８個のフリップフロッ
プを示す。１ライン前のｌｉｎｅ Ｎ＋３がラインバッ
ファ６０２によって１ライン遅延して、ｌｉｎｅ Ｎ＋
４の画像信号と同時に主走査方向遅延用のフリップフロ
ップ６０３に入力される。同様にｌｉｎｅ Ｎ＋２、ｌ
ｉｎｅ Ｎ＋１、ｌｉｎｅ Ｎ、ｌｉｎｅ Ｎ−１、ｌ
ｉｎｅ Ｎ−２、ｌｉｎｅ Ｎ−３、ｌｉｎｅ Ｎ−４
は夫々ラインバッファ６０２によって１ラインづつ遅延
させられることにより、ｌｉｎｅ Ｎ＋４に同期して主
走査方向遅延用のフリップフロップ６０３に入力され
る。この様にして９×９のマトリクスを構成する副走査
方向に連続した９ラインを作り出す。
ライン（ｌｉｎｅ Ｎ＋４）とする。６０２は夫々１ラ
イン分の画像信号を遅延させるラインバッファ８本を示
す。また、６０３は各ライン当り８個のフリップフロッ
プを示す。１ライン前のｌｉｎｅ Ｎ＋３がラインバッ
ファ６０２によって１ライン遅延して、ｌｉｎｅ Ｎ＋
４の画像信号と同時に主走査方向遅延用のフリップフロ
ップ６０３に入力される。同様にｌｉｎｅ Ｎ＋２、ｌ
ｉｎｅ Ｎ＋１、ｌｉｎｅ Ｎ、ｌｉｎｅ Ｎ−１、ｌ
ｉｎｅ Ｎ−２、ｌｉｎｅ Ｎ−３、ｌｉｎｅ Ｎ−４
は夫々ラインバッファ６０２によって１ラインづつ遅延
させられることにより、ｌｉｎｅ Ｎ＋４に同期して主
走査方向遅延用のフリップフロップ６０３に入力され
る。この様にして９×９のマトリクスを構成する副走査
方向に連続した９ラインを作り出す。
【０００４】また、前述の９ラインの画像信号は、各ラ
インに８個設けられた主走査方向遅延用のフリップフロ
ップ６０３により１画素づつ遅延される。従って、フリ
ップフロップ６０３による遅延前の１画素と遅延後の８
画素を使うことにより、９×９のマトリクスを構成する
主走査方向に連続した９画素を作り出す。９×９の画素
は夫々演算回路６０４に入力され、所定の演算を行った
後、ｌｉｎｅ Ｎの画像信号６０５として出力される。
インに８個設けられた主走査方向遅延用のフリップフロ
ップ６０３により１画素づつ遅延される。従って、フリ
ップフロップ６０３による遅延前の１画素と遅延後の８
画素を使うことにより、９×９のマトリクスを構成する
主走査方向に連続した９画素を作り出す。９×９の画素
は夫々演算回路６０４に入力され、所定の演算を行った
後、ｌｉｎｅ Ｎの画像信号６０５として出力される。
【０００５】以上の説明はごく一般的なデジタル画像処
理装置におけるマトリクス画像処理部についてのもので
あるが、最近のデジタル画像処理装置は処理能力向上化
と高解像度化の相乗効果で画像信号の高速転送が不可欠
になってきている。この高速化を実現する場合、前記説
明のマトリクス画像処理の構成では回路スピードが追い
つかなくなりつつある。そこで、低速のマトリクス画像
処理部を用いて、画像信号の高速転送を実現する必要が
生じる。
理装置におけるマトリクス画像処理部についてのもので
あるが、最近のデジタル画像処理装置は処理能力向上化
と高解像度化の相乗効果で画像信号の高速転送が不可欠
になってきている。この高速化を実現する場合、前記説
明のマトリクス画像処理の構成では回路スピードが追い
つかなくなりつつある。そこで、低速のマトリクス画像
処理部を用いて、画像信号の高速転送を実現する必要が
生じる。
【０００６】そのために、画素順次でシリアルに高速転
送される画像信号をパラレルに並べ替え転送速度を下げ
る手法が考えられる。例えば画素単位でパラレル処理を
行う画素パラレル処理では、２画素づつにパラレル処理
を行えば転送速度は２分の１に、３画素づつ行えば転送
速度は３分の１になる。またそれ以外にも、１ラインの
画像信号をライン方向に複数に分割しパラレル処理を行
うライン分割パラレル処理なども考えられる。
送される画像信号をパラレルに並べ替え転送速度を下げ
る手法が考えられる。例えば画素単位でパラレル処理を
行う画素パラレル処理では、２画素づつにパラレル処理
を行えば転送速度は２分の１に、３画素づつ行えば転送
速度は３分の１になる。またそれ以外にも、１ラインの
画像信号をライン方向に複数に分割しパラレル処理を行
うライン分割パラレル処理なども考えられる。
【０００７】この様なパラレル処理を用いると、比較的
低速な画像処理をパラレルに行うことにより、結果とし
て、高速な画像処理を行ったことになり、従って、画像
信号の高速転送にも対処することが可能となる。
低速な画像処理をパラレルに行うことにより、結果とし
て、高速な画像処理を行ったことになり、従って、画像
信号の高速転送にも対処することが可能となる。
【０００８】
【発明が解決しようとする課題】しかしながら、上記パ
ラレル処理によってマトリクスを用いた画像処理を行う
場合の回路構成は非常に複雑になる。その構成を図１１
に示す。ここでは、転送速度を４分の１に落とすために
４画素毎にパラレル処理を行った例について説明する。
ラレル処理によってマトリクスを用いた画像処理を行う
場合の回路構成は非常に複雑になる。その構成を図１１
に示す。ここでは、転送速度を４分の１に落とすために
４画素毎にパラレル処理を行った例について説明する。
【０００９】図１０と同様に入力画像ラインは７０１の
ｌｉｎｅ Ｎ＋４であり、前処理によってシリアル／パ
ラレル変換されたｌｉｎｅ Ｎ＋４中のｎ、ｎ＋１、ｎ
＋２、ｎ＋３という主走査方向に連続した４画素が同時
にパラレル入力されることになる。ここで前記と同様の
９×９マトリクス処理をパラレル入力される４画素に行
うためには、副走査方向の９ラインを作り出すためのラ
インバッファ７０２が３２個必要になる。従って、図１
０の例に比べてラインバッファの個数は４倍になる。
ｌｉｎｅ Ｎ＋４であり、前処理によってシリアル／パ
ラレル変換されたｌｉｎｅ Ｎ＋４中のｎ、ｎ＋１、ｎ
＋２、ｎ＋３という主走査方向に連続した４画素が同時
にパラレル入力されることになる。ここで前記と同様の
９×９マトリクス処理をパラレル入力される４画素に行
うためには、副走査方向の９ラインを作り出すためのラ
インバッファ７０２が３２個必要になる。従って、図１
０の例に比べてラインバッファの個数は４倍になる。
【００１０】尚、１ラインを４つに分割するために各ラ
インバッファ７０２の必要容量は４分の１でよいため
に、トータルのバッファ容量は図１０と同じである。し
かし、通常のラインバッファのラインナップはその容量
に対応したものは希で、結果的にはラインバッファ部の
かなりのコストアップにつながる。
インバッファ７０２の必要容量は４分の１でよいため
に、トータルのバッファ容量は図１０と同じである。し
かし、通常のラインバッファのラインナップはその容量
に対応したものは希で、結果的にはラインバッファ部の
かなりのコストアップにつながる。
【００１１】また、マトリクス画像処理部１０５でライ
ンバッファ７０２を含まない部分、つまりフリップフロ
ップ部７０３、演算回路７０４の部分はＡＳＩＣとして
１チップ化されるのが一般的である。１チップ化を考え
ると、この画素パラレル処理では入力信号の端子数に大
きな問題がある。つまり、１入力あたり８ビットの画像
信号であるとすると、ＡＳＩＣの入力端子数は、 ９ライン×４画素パラレル×８ビット＝２８８入力端子
数 となり、ＡＳＩＣ化は非常に困難なものとなる。この様
に、画素パラレル処理での問題は、ラインバッファ部の
コストアップとＡＳＩＣ化に限界があるという２つが挙
げられる。
ンバッファ７０２を含まない部分、つまりフリップフロ
ップ部７０３、演算回路７０４の部分はＡＳＩＣとして
１チップ化されるのが一般的である。１チップ化を考え
ると、この画素パラレル処理では入力信号の端子数に大
きな問題がある。つまり、１入力あたり８ビットの画像
信号であるとすると、ＡＳＩＣの入力端子数は、 ９ライン×４画素パラレル×８ビット＝２８８入力端子
数 となり、ＡＳＩＣ化は非常に困難なものとなる。この様
に、画素パラレル処理での問題は、ラインバッファ部の
コストアップとＡＳＩＣ化に限界があるという２つが挙
げられる。
【００１２】
【課題を解決するための手段】本発明は以上の点に鑑み
てなされたもので、マトリクス演算等の複雑な画像処理
を、簡易な構成で、高速に実行可能とすることを目的と
する。
てなされたもので、マトリクス演算等の複雑な画像処理
を、簡易な構成で、高速に実行可能とすることを目的と
する。
【００１３】また、本発明は、ライン毎に入力される画
像信号に対する画像処理を簡易な構成で、高速に実行可
能とすることを目的とする。
像信号に対する画像処理を簡易な構成で、高速に実行可
能とすることを目的とする。
【００１４】また、本発明は、デジタル複写機やファク
シミリ装置等において、高速な画像処理を可能とするこ
とを目的とする。
シミリ装置等において、高速な画像処理を可能とするこ
とを目的とする。
【００１５】即ち、本発明は、画像信号をライン毎に入
力する入力手段と、前記入力手段からライン毎に入力す
る画像信号を、複数ライン、パラレルな画像信号に変換
して出力する変換手段と、前記変換手段からパラレルに
出力される複数ラインの画像信号の夫々に対して画像処
理を施す処理手段とを有する画像信号処理装置を提供す
るものである。
力する入力手段と、前記入力手段からライン毎に入力す
る画像信号を、複数ライン、パラレルな画像信号に変換
して出力する変換手段と、前記変換手段からパラレルに
出力される複数ラインの画像信号の夫々に対して画像処
理を施す処理手段とを有する画像信号処理装置を提供す
るものである。
【００１６】また、本発明による前記処理手段は、複数
ラインの画像信号の夫々に対して、並行して同一の画像
処理を施すものであり、また、本発明による前記処理手
段は、複数ラインの画像信号をそれぞれ遅延して画像マ
トリクスを形成し、マトリクス演算を行うものである。
ラインの画像信号の夫々に対して、並行して同一の画像
処理を施すものであり、また、本発明による前記処理手
段は、複数ラインの画像信号をそれぞれ遅延して画像マ
トリクスを形成し、マトリクス演算を行うものである。
【００１７】以上の本発明の目的及び効果、そして、本
発明による他の目的、効果は以下の説明から明らかとな
るであろう。
発明による他の目的、効果は以下の説明から明らかとな
るであろう。
【００１８】
【実施例】以下、本発明を好ましい実施例を用いて詳細
に説明する。図１は全体構成を示す。１０１は紙面の画
像を読み取りＣＣＤラインセンサーであり、光電変換に
より画像を画素毎の電気信号に置き換える。このＣＣＤ
ラインセンサー部を図２を用いてさらに詳しく説明す
る。
に説明する。図１は全体構成を示す。１０１は紙面の画
像を読み取りＣＣＤラインセンサーであり、光電変換に
より画像を画素毎の電気信号に置き換える。このＣＣＤ
ラインセンサー部を図２を用いてさらに詳しく説明す
る。
【００１９】２０１は光量を電荷に置き換えるフォトダ
イオード部であり、それが数千個配列されたアレイ構造
になりラインセンサーを構成する。また、蓄積された電
荷を高速転送するためにフォトダイオード部２０１の両
サイドには２０２、２０３、２０４、２０５で示す２対
のＣＣＤをトータル４ライン分構成する。フォトダイオ
ード部２０１は所定のチャージ時間を経た後、画素１，
画素５，…画素４ｎ＋１はＣＣＤ２０２に、画素２，画
素６，…画素４ｎ＋２はＣＣＤ２０３に、画素３，画素
７，…画素４ｎ＋３はＣＣＤ２０４に、画素４，画素
８，画素４ｎ＋４はＣＣＤ２０５の如く、フォトダイオ
ード部２０１からＣＣＤ２０２〜２０５に転送される。
尚、ｎは０，１，２…なる整数である。次のサイクルで
ＣＣＤ２０２〜２０５中の各画素はＣＣＤライン方向に
シフトされ出力部２０６、２０７、２０８、２０９に出
力される。この様にＣＣＤラインセンサー１０１の出力
は、４画素単位でパラレル画像信号として転送される。
イオード部であり、それが数千個配列されたアレイ構造
になりラインセンサーを構成する。また、蓄積された電
荷を高速転送するためにフォトダイオード部２０１の両
サイドには２０２、２０３、２０４、２０５で示す２対
のＣＣＤをトータル４ライン分構成する。フォトダイオ
ード部２０１は所定のチャージ時間を経た後、画素１，
画素５，…画素４ｎ＋１はＣＣＤ２０２に、画素２，画
素６，…画素４ｎ＋２はＣＣＤ２０３に、画素３，画素
７，…画素４ｎ＋３はＣＣＤ２０４に、画素４，画素
８，画素４ｎ＋４はＣＣＤ２０５の如く、フォトダイオ
ード部２０１からＣＣＤ２０２〜２０５に転送される。
尚、ｎは０，１，２…なる整数である。次のサイクルで
ＣＣＤ２０２〜２０５中の各画素はＣＣＤライン方向に
シフトされ出力部２０６、２０７、２０８、２０９に出
力される。この様にＣＣＤラインセンサー１０１の出力
は、４画素単位でパラレル画像信号として転送される。
【００２０】説明は図１に戻る。１０２はアナログ・デ
ジタル変換部でＣＣＤラインセンサー１０１から４画素
パラレルに出力されるアナログ画像信号を夫々増幅し、
４系統のデジタル画像信号に変換する。１０３はシェー
ディング処理部で４画素パラレルなデジタル画像信号を
入力し、画像信号の黒補正、白補正をライン方向に対し
て行うものである。この段階でＣＣＤラインセンサー１
０１によって読み取られた画像は正規化されたデジタル
画像信号としての形になる。
ジタル変換部でＣＣＤラインセンサー１０１から４画素
パラレルに出力されるアナログ画像信号を夫々増幅し、
４系統のデジタル画像信号に変換する。１０３はシェー
ディング処理部で４画素パラレルなデジタル画像信号を
入力し、画像信号の黒補正、白補正をライン方向に対し
て行うものである。この段階でＣＣＤラインセンサー１
０１によって読み取られた画像は正規化されたデジタル
画像信号としての形になる。
【００２１】次の１０４は、４画素毎の画素パラレル転
送で転送される画像データを、４ラインまとめて４ライ
ンパラレル転送する変換するための画素パラレル／ライ
ンパラレル変換部である。そのブロック図を図３に示
す。
送で転送される画像データを、４ラインまとめて４ライ
ンパラレル転送する変換するための画素パラレル／ライ
ンパラレル変換部である。そのブロック図を図３に示
す。
【００２２】４画素毎の画素パラレル画像信号３０１を
４ラインまとめてラインパラレル画像信号３０２に変換
するために、画素パラレル／ラインパラレル変換部１０
４は１６個のラインバッファＬＢで構成される。変換動
作のタイミングを図４に示す。画素パラレル画像信号の
ライン方向の画像有効領域を示す信号を４０１とする。
また、その下にＮライン目、Ｎ＋１ライン目、Ｎ＋２ラ
イン目、Ｎ＋３ライン目の画像信号が画素単位で４つの
パラレルになっている状態を示している。Ｎライン目の
４画素パラレルな画像信号はラインバッファＬＢ００〜
ＬＢ０３に入力される。そして、このラインバッファＬ
Ｂ００〜ＬＢ０３から順次画像信号を読出すことにより
シリアルなＮライン目の画像信号を得ることができる。
Ｎ＋１，Ｎ＋２，Ｎ＋３ラインに関してもラインバッフ
ァＬＢ１０〜１３，２０〜２３，３０〜３３を用いてシ
リアルな画像信号に変換する。この様に画素パラレルな
画像信号を画素パラレル／ラインパラレル転送変換部１
０４で各ライン毎のシリアル画像信号に変換し、Ｎライ
ン、Ｎ＋１ライン、Ｎ＋２ライン、Ｎ＋３ラインの画像
信号を同時に入力時の略１／４の速度でパラレル転送す
る。その画像有効領域は４０２に示すものとなる。
４ラインまとめてラインパラレル画像信号３０２に変換
するために、画素パラレル／ラインパラレル変換部１０
４は１６個のラインバッファＬＢで構成される。変換動
作のタイミングを図４に示す。画素パラレル画像信号の
ライン方向の画像有効領域を示す信号を４０１とする。
また、その下にＮライン目、Ｎ＋１ライン目、Ｎ＋２ラ
イン目、Ｎ＋３ライン目の画像信号が画素単位で４つの
パラレルになっている状態を示している。Ｎライン目の
４画素パラレルな画像信号はラインバッファＬＢ００〜
ＬＢ０３に入力される。そして、このラインバッファＬ
Ｂ００〜ＬＢ０３から順次画像信号を読出すことにより
シリアルなＮライン目の画像信号を得ることができる。
Ｎ＋１，Ｎ＋２，Ｎ＋３ラインに関してもラインバッフ
ァＬＢ１０〜１３，２０〜２３，３０〜３３を用いてシ
リアルな画像信号に変換する。この様に画素パラレルな
画像信号を画素パラレル／ラインパラレル転送変換部１
０４で各ライン毎のシリアル画像信号に変換し、Ｎライ
ン、Ｎ＋１ライン、Ｎ＋２ライン、Ｎ＋３ラインの画像
信号を同時に入力時の略１／４の速度でパラレル転送す
る。その画像有効領域は４０２に示すものとなる。
【００２３】尚、図４に示す様に、画素パラレル／ライ
ンパラレル変換部１０４では、Ｎ〜Ｎ＋３ラインの画像
信号の入力時に、それに並行して、Ｎ−４〜Ｎ−１ライ
ンの画像信号のパラレル出力が行われる。従って、この
並行処理のために、各ラインバッファＬＢ００〜ＬＢ３
３は、２ライン分の画像信号を記憶可能な容量を備え
て、先のラインの画像信号の読出しに並行して、次のラ
インの書込みが可能な構成とする。尚、図３の画素パラ
レル／ラインパラレル変換部１０４を２組設け、それを
書き込み、読出しに交互に利用する構成としてもよい。
ンパラレル変換部１０４では、Ｎ〜Ｎ＋３ラインの画像
信号の入力時に、それに並行して、Ｎ−４〜Ｎ−１ライ
ンの画像信号のパラレル出力が行われる。従って、この
並行処理のために、各ラインバッファＬＢ００〜ＬＢ３
３は、２ライン分の画像信号を記憶可能な容量を備え
て、先のラインの画像信号の読出しに並行して、次のラ
インの書込みが可能な構成とする。尚、図３の画素パラ
レル／ラインパラレル変換部１０４を２組設け、それを
書き込み、読出しに交互に利用する構成としてもよい。
【００２４】４ラインパラレル転送に変換された後に、
画像処理部１０５にて画像処理が行われる。ここではエ
ッジ強調やスムージング処理等画像をマトリクスとして
扱う様々な処理や、画像の影付け、斜体、回転などを行
う画像加工処理が含まれている。ここでは、いくつかの
画像処理の１つとして９×９の正方形の画像マトリクス
を用いるマトリクス画像処理を図５を用いて説明する。
画像処理部１０５にて画像処理が行われる。ここではエ
ッジ強調やスムージング処理等画像をマトリクスとして
扱う様々な処理や、画像の影付け、斜体、回転などを行
う画像加工処理が含まれている。ここでは、いくつかの
画像処理の１つとして９×９の正方形の画像マトリクス
を用いるマトリクス画像処理を図５を用いて説明する。
【００２５】マトリクス画像処理とは、エッジ強調、ス
ムージングやエリアでのパターンマッチングなどであっ
て、画像処理では比較的多く使われる方法である。今、
Ｎ＋４ライン、Ｎ＋５ライン、Ｎ＋６ライン、Ｎ＋７ラ
インの４ラインはマトリクス画像処理部１０５に５０１
として入力される。
ムージングやエリアでのパターンマッチングなどであっ
て、画像処理では比較的多く使われる方法である。今、
Ｎ＋４ライン、Ｎ＋５ライン、Ｎ＋６ライン、Ｎ＋７ラ
インの４ラインはマトリクス画像処理部１０５に５０１
として入力される。
【００２６】マトリクス画像処理部１０５には、１ライ
ン分の画像信号を遅延させる８本のラインバッファ５０
２及び４本の入力ライン及び８本のラインバッファの夫
々に８個のフリップフロップが設けてある。例えば、４
ラインパラレル転送なのでＮ＋４ライン画像信号の１ラ
イン前に同一ラインを介して入力する画像信号は、Ｎラ
インになる。また、Ｎラインの画像信号の１ライン前に
同一ラインを介して入力する画像信号はＮ−４ラインに
なる。よってＮラインの画像信号がラインバッファ５０
２によって１ライン遅延して、また、Ｎ−４ラインの画
像信号がラインバッファ５０２によって２ライン遅延し
て、Ｎ＋４ラインの画像信号と同時に主走査方向遅延用
のフリップフロップ５０３に入力される。
ン分の画像信号を遅延させる８本のラインバッファ５０
２及び４本の入力ライン及び８本のラインバッファの夫
々に８個のフリップフロップが設けてある。例えば、４
ラインパラレル転送なのでＮ＋４ライン画像信号の１ラ
イン前に同一ラインを介して入力する画像信号は、Ｎラ
インになる。また、Ｎラインの画像信号の１ライン前に
同一ラインを介して入力する画像信号はＮ−４ラインに
なる。よってＮラインの画像信号がラインバッファ５０
２によって１ライン遅延して、また、Ｎ−４ラインの画
像信号がラインバッファ５０２によって２ライン遅延し
て、Ｎ＋４ラインの画像信号と同時に主走査方向遅延用
のフリップフロップ５０３に入力される。
【００２７】また、残りの３本の入力ラインに夫々入力
されるＮ＋５，Ｎ＋６，Ｎ＋７ラインの画像信号の１ラ
イン前に入力されるＮ＋１，Ｎ＋２，Ｎ＋３ラインの画
像信号及び２ライン前に入力されるＮ−３，Ｎ＋２，Ｎ
−１ラインの画像信号が、ラインバッファ５０２から出
力される。
されるＮ＋５，Ｎ＋６，Ｎ＋７ラインの画像信号の１ラ
イン前に入力されるＮ＋１，Ｎ＋２，Ｎ＋３ラインの画
像信号及び２ライン前に入力されるＮ−３，Ｎ＋２，Ｎ
−１ラインの画像信号が、ラインバッファ５０２から出
力される。
【００２８】以上の様にして、ラインバッファ５０２を
用いることにより、Ｎ−４ラインからＮ＋７ラインまで
の１２ライン分の全ての画像信号は同期して、主走査方
向遅延用のフリップフロップ５０３に入力される。
用いることにより、Ｎ−４ラインからＮ＋７ラインまで
の１２ライン分の全ての画像信号は同期して、主走査方
向遅延用のフリップフロップ５０３に入力される。
【００２９】即ち、副走査方向に連続した１２ライン分
の画像信号が形成される。そして、この１２ラインの画
像信号より、９×９のマトリクスを副走査方向に１ライ
ンずつずれて４個作り出す。つまり、Ｎ−４ラインから
Ｎ＋４ラインの画像信号がＮラインの画像信号を処理す
るためのマトリクスに、Ｎ−３ラインからＮ＋５ライン
の画像信号がＮ＋１ラインの画像信号を処理するための
マトリクスに、Ｎ−２ラインからＮ＋６ラインの画像信
号がＮ＋２ラインの画像信号を処理するためのマトリク
スに、また、Ｎ−１ラインからＮ＋７ラインの画像信号
がＮ＋３ラインの画像信号を処理するためのマトリクス
に、夫々利用される。
の画像信号が形成される。そして、この１２ラインの画
像信号より、９×９のマトリクスを副走査方向に１ライ
ンずつずれて４個作り出す。つまり、Ｎ−４ラインから
Ｎ＋４ラインの画像信号がＮラインの画像信号を処理す
るためのマトリクスに、Ｎ−３ラインからＮ＋５ライン
の画像信号がＮ＋１ラインの画像信号を処理するための
マトリクスに、Ｎ−２ラインからＮ＋６ラインの画像信
号がＮ＋２ラインの画像信号を処理するためのマトリク
スに、また、Ｎ−１ラインからＮ＋７ラインの画像信号
がＮ＋３ラインの画像信号を処理するためのマトリクス
に、夫々利用される。
【００３０】つまり、Ｎ−３ラインからＮ＋６ラインま
での画像信号は複数のマトリクスで共有できる。また、
主走査方向の９画素分は主走査方向遅延用のフリップフ
ロップ５０３により１画素づつ遅延された夫々の画素を
使うことにより、主走査方向に連続した９画素を作り出
す。
での画像信号は複数のマトリクスで共有できる。また、
主走査方向の９画素分は主走査方向遅延用のフリップフ
ロップ５０３により１画素づつ遅延された夫々の画素を
使うことにより、主走査方向に連続した９画素を作り出
す。
【００３１】この様にして作り出された４つの９×９マ
トリクスの画素は夫々４つのマトリクス演算回路５０４
に入力され、所定のマトリクス演算を行った後、Ｎライ
ン、Ｎ＋１ライン、Ｎ＋２ライン、Ｎ＋３ラインの画像
信号５０５として出力される。これによりラインパラレ
ルな４ラインの画像信号に対するマトリクス画像処理の
工程が終了する。
トリクスの画素は夫々４つのマトリクス演算回路５０４
に入力され、所定のマトリクス演算を行った後、Ｎライ
ン、Ｎ＋１ライン、Ｎ＋２ライン、Ｎ＋３ラインの画像
信号５０５として出力される。これによりラインパラレ
ルな４ラインの画像信号に対するマトリクス画像処理の
工程が終了する。
【００３２】これらのラインパラレル処理が有利な画像
処理が終了した後、ラインパラレル／画素パラレル変換
部１０６によって再び画素パラレル転送に変換する。即
ち、通常のデータ転送で最も多く使われる画素パラレル
転送に切り替えることで、他のユニットに対し標準的な
転送画像を供給できる。このラインパラレル／画素パラ
レル変換部１０６は図３に示した画素パラレル／ライン
パラレル変換部１０４と逆の動作を実行するものであ
る。尚、４画素パラレル転送に限らず、後段回路の転送
速度に応じてパラレル無しのシリアル信号として転送す
ることも可能である。また、同様に転送速度の遅い後段
回路に対しては８画素パラレル転送や１６画素パラレル
転送で送り出すことも可能である。
処理が終了した後、ラインパラレル／画素パラレル変換
部１０６によって再び画素パラレル転送に変換する。即
ち、通常のデータ転送で最も多く使われる画素パラレル
転送に切り替えることで、他のユニットに対し標準的な
転送画像を供給できる。このラインパラレル／画素パラ
レル変換部１０６は図３に示した画素パラレル／ライン
パラレル変換部１０４と逆の動作を実行するものであ
る。尚、４画素パラレル転送に限らず、後段回路の転送
速度に応じてパラレル無しのシリアル信号として転送す
ることも可能である。また、同様に転送速度の遅い後段
回路に対しては８画素パラレル転送や１６画素パラレル
転送で送り出すことも可能である。
【００３３】以上説明した様に、ライン毎の画像信号を
ラインパラレル転送に変換する手段を持ち、転送方向を
変換した後にマトリクス画像処理などの処理を行い再び
画素パラレル転送に変換するものである。これにより、
前記例に示すような４系統の９×９の画素マトリクスを
処理する場合において、図５に示すようにラインバッフ
ァの個数は、従来例の図９に示した４系統の並列処理を
行わない単なる１系統のマトリクス処理の場合と同じ８
個で実現できる。また、画素パラレル処理での問題とし
て挙げたＡＳＩＣの入力端子数の限界に対しても、ライ
ンパラレル処理では次に示すものになる（ただし、１入
力あたり８ビットの画像信号であるとする）。
ラインパラレル転送に変換する手段を持ち、転送方向を
変換した後にマトリクス画像処理などの処理を行い再び
画素パラレル転送に変換するものである。これにより、
前記例に示すような４系統の９×９の画素マトリクスを
処理する場合において、図５に示すようにラインバッフ
ァの個数は、従来例の図９に示した４系統の並列処理を
行わない単なる１系統のマトリクス処理の場合と同じ８
個で実現できる。また、画素パラレル処理での問題とし
て挙げたＡＳＩＣの入力端子数の限界に対しても、ライ
ンパラレル処理では次に示すものになる（ただし、１入
力あたり８ビットの画像信号であるとする）。
【００３４】１２ライン×８ビット＝９６入力端子数 従って、図１０に示した画素パラレル処理の２８８端子
と比べると格段に現実性を帯びる。
と比べると格段に現実性を帯びる。
【００３５】また、ここではマトリクス画像処理のみに
ついて説明してきたが、画像処理はマトリクス処理だけ
ではなく、様々な処理が行われる。例えば、誤差を広い
面積に拡散する誤差拡散処理や、ページバッファに入れ
た画像を回転するような場合にも、処理時間や回路規模
の点で有効である。
ついて説明してきたが、画像処理はマトリクス処理だけ
ではなく、様々な処理が行われる。例えば、誤差を広い
面積に拡散する誤差拡散処理や、ページバッファに入れ
た画像を回転するような場合にも、処理時間や回路規模
の点で有効である。
【００３６】尚、以上説明した実施例構成では、ＣＣＤ
ラインセンサー１０１が４ラインのＣＣＤを備え、画素
４ｎ＋１，４ｎ＋２，４ｎ＋３，４ｎ＋４（ｎは０以上
の整数）を夫々４系統パラレル出力する構成であり、Ｃ
ＣＤラインセンサー１０１から４画素パラレルに画像信
号が出力される。
ラインセンサー１０１が４ラインのＣＣＤを備え、画素
４ｎ＋１，４ｎ＋２，４ｎ＋３，４ｎ＋４（ｎは０以上
の整数）を夫々４系統パラレル出力する構成であり、Ｃ
ＣＤラインセンサー１０１から４画素パラレルに画像信
号が出力される。
【００３７】従って、画素パラレル／ラインパラレル変
換部１０４は、ＣＣＤラインセンサー１０１から４画素
パラレルに出力され、アナログ・デジタル変換部１０２
及びシェーディング処理部１０３を介した、４画素パラ
レルな画像信号に対して画素パラレル／ラインパラレル
変換を行う。
換部１０４は、ＣＣＤラインセンサー１０１から４画素
パラレルに出力され、アナログ・デジタル変換部１０２
及びシェーディング処理部１０３を介した、４画素パラ
レルな画像信号に対して画素パラレル／ラインパラレル
変換を行う。
【００３８】しかしながら、ＣＣＤラインセンサーとし
て、４画素パラレル出力を行うものではなく、ＯＤＤ／
ＥＶＥＮの２画素パラレル出力のものや、画素シリアル
出力のものを用いてもよい。
て、４画素パラレル出力を行うものではなく、ＯＤＤ／
ＥＶＥＮの２画素パラレル出力のものや、画素シリアル
出力のものを用いてもよい。
【００３９】この場合には、２画素パラレル出力または
画素シリアル出力の画像信号を取り込み、４画素パラレ
ル出力に変換する画素パラレル変換回路を設ける。そし
て、この画素パラレル変換回路からの４画素パラレルな
画像信号を画素パラレル／ラインパラレル変換部１０４
に導入して、ラインパラレルな画像信号に変換して前述
と同様の処理を実行するものである。
画素シリアル出力の画像信号を取り込み、４画素パラレ
ル出力に変換する画素パラレル変換回路を設ける。そし
て、この画素パラレル変換回路からの４画素パラレルな
画像信号を画素パラレル／ラインパラレル変換部１０４
に導入して、ラインパラレルな画像信号に変換して前述
と同様の処理を実行するものである。
【００４０】（他の実施例）図６に本発明の他の実施例
構成を示す。
構成を示す。
【００４１】基本的に前記実施例と同様の構成である
が、ＣＣＤラインセンサー８０１からはライン毎のシリ
アルデータとして１系統の画像信号が出力される。画像
信号はアナログデジタル変換部８０２、シェーディング
処理部８０３を通ることにより、正規化されたデジタル
画像信号とされる。ラインパラレル変換部８０４では、
１ラインづつ入力される画像信号を２ライン毎にまと
め、２ラインパラレル信号として出力するものである。
が、ＣＣＤラインセンサー８０１からはライン毎のシリ
アルデータとして１系統の画像信号が出力される。画像
信号はアナログデジタル変換部８０２、シェーディング
処理部８０３を通ることにより、正規化されたデジタル
画像信号とされる。ラインパラレル変換部８０４では、
１ラインづつ入力される画像信号を２ライン毎にまと
め、２ラインパラレル信号として出力するものである。
【００４２】図７にラインパラレル変換部８０４の構成
を示す。ＬＢ０，ＬＢ１は夫々ラインバッファであり、
これらラインバッファＬＢ０，ＬＢ１の容量は夫々２ラ
イン以上の画像信号を記憶可能なものである。
を示す。ＬＢ０，ＬＢ１は夫々ラインバッファであり、
これらラインバッファＬＢ０，ＬＢ１の容量は夫々２ラ
イン以上の画像信号を記憶可能なものである。
【００４３】図８にラインパラレル変換部８０４の変換
動作のタイミングを示す。
動作のタイミングを示す。
【００４４】シェーディング処理部８０３からのライン
シリアルな画像信号３０１はラインバッファＬＢ０，Ｌ
Ｂ１に交互に書き込まれる。即ち、Ｎラインの画像信号
はラインバッファＬＢ０に書き込まれ、Ｎ＋１ラインの
画像信号はラインバッファＬＢ１に書き込まれる。信号
９０１は入力画像信号の有効領域を示す。その後、入力
時の略１／２の速度でＮライン及びＮ＋１ラインの画像
信号がラインバッファＬＢ０，ＬＢ１からラインパラレ
ル信号３０２としてパラレル転送される。
シリアルな画像信号３０１はラインバッファＬＢ０，Ｌ
Ｂ１に交互に書き込まれる。即ち、Ｎラインの画像信号
はラインバッファＬＢ０に書き込まれ、Ｎ＋１ラインの
画像信号はラインバッファＬＢ１に書き込まれる。信号
９０１は入力画像信号の有効領域を示す。その後、入力
時の略１／２の速度でＮライン及びＮ＋１ラインの画像
信号がラインバッファＬＢ０，ＬＢ１からラインパラレ
ル信号３０２としてパラレル転送される。
【００４５】また、このパラレル転送に並行して、Ｎ＋
２ライン及びＮ＋３ラインの画像信号のラインバッファ
ＬＢ０，ＬＢ１への書き込みがなされる。そして、Ｎ＋
２ライン及びＮ＋３ラインの画像信号がパラレル転送さ
れる。尚、信号９０２はパラレル転送される画像信号の
有効領域を示す。
２ライン及びＮ＋３ラインの画像信号のラインバッファ
ＬＢ０，ＬＢ１への書き込みがなされる。そして、Ｎ＋
２ライン及びＮ＋３ラインの画像信号がパラレル転送さ
れる。尚、信号９０２はパラレル転送される画像信号の
有効領域を示す。
【００４６】２ラインパラレル変換された画像信号は画
像処理部８０５にて画像処理される。図９に画像処理部
８０５の構成を示す。ここでは、前述の例と同様に９×
９の正方形の画像マトリクスを用いるマトリクス画像処
理を行う。
像処理部８０５にて画像処理される。図９に画像処理部
８０５の構成を示す。ここでは、前述の例と同様に９×
９の正方形の画像マトリクスを用いるマトリクス画像処
理を行う。
【００４７】画像処理部８０５には、１ライン分の画像
信号を遅延させる８本のラインバッファ９０２及び２本
の入力ライン及び８本のラインバッファの夫々に８個の
フリップフロップが設けてある。例えば、２ラインパラ
レル転送なのでＮ＋４ラインの１ライン前に同一ライン
を介して入力する画像信号は、Ｎ＋２ラインになる。よ
ってＮ＋２ラインの画像信号がラインバッファ９０２に
よって１ライン遅延して、Ｎ＋４ラインの画像信号と同
時に主走査方向遅延用のフリップフロップ９０３に入力
される。同様にＮ−４ラインからＮ＋５ラインまでの１
０ライン全ての画像信号は同期して、主走査方向遅延用
のフリップフロップ９０３に入力される。この時点で１
０ラインの画像信号があるが、これにより９×９のマト
リクスを副走査方向に１ラインずれて２個作り出すこと
ができる。つまり、Ｎ−３ラインからＮ＋４ラインまで
の画像信号は２個のマトリクスで共有できる。また、主
走査方向の９画素分は主走査方向遅延用のフリップフロ
ップ９０３により１画素づつ遅延された夫々の画素を使
うことにより、主走査方向に連続した９画素を作り出
す。
信号を遅延させる８本のラインバッファ９０２及び２本
の入力ライン及び８本のラインバッファの夫々に８個の
フリップフロップが設けてある。例えば、２ラインパラ
レル転送なのでＮ＋４ラインの１ライン前に同一ライン
を介して入力する画像信号は、Ｎ＋２ラインになる。よ
ってＮ＋２ラインの画像信号がラインバッファ９０２に
よって１ライン遅延して、Ｎ＋４ラインの画像信号と同
時に主走査方向遅延用のフリップフロップ９０３に入力
される。同様にＮ−４ラインからＮ＋５ラインまでの１
０ライン全ての画像信号は同期して、主走査方向遅延用
のフリップフロップ９０３に入力される。この時点で１
０ラインの画像信号があるが、これにより９×９のマト
リクスを副走査方向に１ラインずれて２個作り出すこと
ができる。つまり、Ｎ−３ラインからＮ＋４ラインまで
の画像信号は２個のマトリクスで共有できる。また、主
走査方向の９画素分は主走査方向遅延用のフリップフロ
ップ９０３により１画素づつ遅延された夫々の画素を使
うことにより、主走査方向に連続した９画素を作り出
す。
【００４８】この様にして作り出された２つの９×９マ
トリクスの画素は夫々２つのマトリクス演算回路９０４
に入力され、所定のマトリクス演算を行った後、Ｎライ
ン、Ｎ＋１ラインの画像信号９０５として出力される。
これによりラインパラレルな２ラインの画像信号に対す
るマトリクス画像処理の工程が終了する。
トリクスの画素は夫々２つのマトリクス演算回路９０４
に入力され、所定のマトリクス演算を行った後、Ｎライ
ン、Ｎ＋１ラインの画像信号９０５として出力される。
これによりラインパラレルな２ラインの画像信号に対す
るマトリクス画像処理の工程が終了する。
【００４９】これらのラインパラレル処理が有利な画像
処理が終了した後、ラインパラレル／画素シリアル変換
部８０６によって再び元の画素トリアル転送に変換す
る。このユニットに対し標準的な転送画像を供給でき
る。このラインパラレル／画素シリアル変換部８０６は
図７に示したラインパラレル変換部８０４と逆の動作を
実行するものである。
処理が終了した後、ラインパラレル／画素シリアル変換
部８０６によって再び元の画素トリアル転送に変換す
る。このユニットに対し標準的な転送画像を供給でき
る。このラインパラレル／画素シリアル変換部８０６は
図７に示したラインパラレル変換部８０４と逆の動作を
実行するものである。
【００５０】以上説明した様に、ライン毎の画素シリア
ルな画像信号をラインパラレル転送に変換する手段を持
ち、転送方法を変換した後にマトリクス画像処理などの
処理を行い再び画素シリアル転送に変換するものであ
る。これにより、２系統の９×９の画像マトリクスを処
理する場合において、図９に示すようにラインバッファ
の個数は、２系統の並列処理を行わない単なる１系統の
マトリクス処理の場合と同じ８個で実現できる。
ルな画像信号をラインパラレル転送に変換する手段を持
ち、転送方法を変換した後にマトリクス画像処理などの
処理を行い再び画素シリアル転送に変換するものであ
る。これにより、２系統の９×９の画像マトリクスを処
理する場合において、図９に示すようにラインバッファ
の個数は、２系統の並列処理を行わない単なる１系統の
マトリクス処理の場合と同じ８個で実現できる。
【００５１】また、ここではマトリクス画像処理のみに
ついて説明してきたが、画像処理はマトリクス処理だけ
ではなく、様々な処理が行われる。例えば、誤差を広い
面積に拡散する誤差拡散処理や、ページバッファに入れ
た画像を回転するような場合にも、処理時間や回路規模
の点で有効である。
ついて説明してきたが、画像処理はマトリクス処理だけ
ではなく、様々な処理が行われる。例えば、誤差を広い
面積に拡散する誤差拡散処理や、ページバッファに入れ
た画像を回転するような場合にも、処理時間や回路規模
の点で有効である。
【００５２】また、マトリクス画像処理も９×９の正方
形の画像マトリクスに限るものではなく、他のサイズの
マトリクス画像処理にも適用可能であり、また、他のサ
イズに適用する場合はバッアァメモリやフリップフロッ
プの数やラインパラレル後のライン数等を、その処理に
合わせて適宜変更することは言う迄もない。
形の画像マトリクスに限るものではなく、他のサイズの
マトリクス画像処理にも適用可能であり、また、他のサ
イズに適用する場合はバッアァメモリやフリップフロッ
プの数やラインパラレル後のライン数等を、その処理に
合わせて適宜変更することは言う迄もない。
【００５３】
【発明の効果】以上説明した様に、本発明によると、ラ
イン毎に入力する画像信号を複数ラインずつパラレルな
画像信号に変換して、パラレルに出力される複数ライン
分の画像信号の夫々に対して画像処理を施すので、エッ
ジ強調、スムージング、パターンマッチング等の複数ラ
イン分の画像信号を用いる画像処理に際し、その画像処
理を小規模の回路構成で高速に実行可能となる。
イン毎に入力する画像信号を複数ラインずつパラレルな
画像信号に変換して、パラレルに出力される複数ライン
分の画像信号の夫々に対して画像処理を施すので、エッ
ジ強調、スムージング、パターンマッチング等の複数ラ
イン分の画像信号を用いる画像処理に際し、その画像処
理を小規模の回路構成で高速に実行可能となる。
【図１】本発明を適用した画像処理装置の構成を示す
図。
図。
【図２】ＣＣＳラインセンサーの構造を示す図。
【図３】画素パラレル／ラインパラレル変換部の構成を
示す図。
示す図。
【図４】画素パラレル／ラインパラレル変換動作を示す
図。
図。
【図５】画像処理部の構成を示す図。
【図６】画像処理装置の他の実施例構成を示す図。
【図７】ラインパラレル変換部の構成を示す図。
【図８】ラインパラレル変換動作を示す図。
【図９】画像処理部の構成を示す図。
【図１０】一般的なマトリクス画像処理部の構成を示す
図。
図。
【図１１】従来のマトリクス画像処理部の構成を示す
図。
図。
１０１ ＣＣＤラインセンサー １０４ 画素パラレル／ラインパラレル変換部 １０５ 画像処理部 ５０２ ラインバッファ ５０３ フリップフロップ ５０４ 演算回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 1/40 Ａ (72)発明者 瀧山 康弘 東京都大田区下丸子３丁目30番２号キヤノ ン株式会社内 (72)発明者 高橋 匡 東京都大田区下丸子３丁目30番２号キヤノ ン株式会社内 (72)発明者 船田 正広 東京都大田区下丸子３丁目30番２号キヤノ ン株式会社内 (72)発明者 市川 弘幸 東京都大田区下丸子３丁目30番２号キヤノ ン株式会社内 (72)発明者 坂井 雅紀 東京都大田区下丸子３丁目30番２号キヤノ ン株式会社内
Claims (9)
- 【請求項１】 画像信号をライン毎に入力する入力手段
と、 前記入力手段からライン毎に入力する画像信号を、複数
ライン、パラレルな画像信号に変換して出力する変換手
段と、 前記変換手段からパラレルに出力される複数ラインの画
像信号の夫々に対して画像処理を施す処理手段とを有す
ることを特徴とする画像信号処理装置。 - 【請求項２】 前記処理手段は、複数ラインの画像信号
の夫々に対して、並行して同一の画像処理を施すことを
特徴とする請求項１に記載の画像信号処理装置。 - 【請求項３】 前記処理手段は、複数ラインの画像信号
をそれぞれ遅延して画像マトリクスを形成し、マトリク
ス演算を行うことを特徴とする請求項１に記載の画像信
号処理装置。 - 【請求項４】 前記入力手段は、複数画素ずつパラレル
に画像信号を入力することを特徴とする請求項１に記載
の画像信号処理装置。 - 【請求項５】 画像信号をライン毎に入力する入力手段
と、 前記入力手段からライン毎に入力する画像信号を、複数
ライン、パラレルな画像信号に変換して出力する変換手
段と、 前記変換手段からパラレルに出力される複数ラインの画
像信号の夫々を、遅延する複数の遅延手段と、 前記複数の遅延手段により遅延された複数ラインの画像
信号に対してマトリクス画像処理を行う処理手段とを有
することを特徴とする画像信号処理装置。 - 【請求項６】 前記処理手段は、前記複数の遅延手段に
より夫々遅延された複数ラインの画像信号に対して同一
のマトリクス画像処理を並行して行うことを特徴とする
請求項５に記載の画像信号処理装置。 - 【請求項７】 複数の遅延手段は、複数の画像マトリク
スを形成することを特徴とする請求項５に記載の画像信
号処理装置。 - 【請求項８】 画像信号をライン毎に入力する入力ステ
ップと、 前記入力ステップにおいて、ライン毎に入力する画像信
号を、複数ラインパラレルな画像信号に変換する変換ス
テップと、 前記変換ステップにおいて、パラレルに出力される複数
ラインの画像信号の夫々に対して画像処理を施す処理ス
テップとを有することを特徴とする画像信号処理方法。 - 【請求項９】 前記処理ステップにおいて、複数ライン
の画像信号の夫々に対して、並行して同一の画像処理を
施すことを特徴とする請求項８に記載の画像信号処理方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15165795A JP3618826B2 (ja) | 1994-07-25 | 1995-06-19 | 画像信号処理装置及び方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6-172337 | 1994-07-25 | ||
| JP17233794 | 1994-07-25 | ||
| JP15165795A JP3618826B2 (ja) | 1994-07-25 | 1995-06-19 | 画像信号処理装置及び方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0896116A true JPH0896116A (ja) | 1996-04-12 |
| JP3618826B2 JP3618826B2 (ja) | 2005-02-09 |
Family
ID=26480836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15165795A Expired - Fee Related JP3618826B2 (ja) | 1994-07-25 | 1995-06-19 | 画像信号処理装置及び方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3618826B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002358537A (ja) * | 2001-06-04 | 2002-12-13 | Sony Corp | 画像生成装置、画像処理装置およびそれらの方法 |
| CN1101631C (zh) * | 1996-06-19 | 2003-02-12 | 东芝株式会社 | 图像形成装置和图像形成方法 |
| US9723231B2 (en) | 2013-05-27 | 2017-08-01 | Socionext Inc. | Image data processing apparatus and method therefor for pixel data |
-
1995
- 1995-06-19 JP JP15165795A patent/JP3618826B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1101631C (zh) * | 1996-06-19 | 2003-02-12 | 东芝株式会社 | 图像形成装置和图像形成方法 |
| JP2002358537A (ja) * | 2001-06-04 | 2002-12-13 | Sony Corp | 画像生成装置、画像処理装置およびそれらの方法 |
| US9723231B2 (en) | 2013-05-27 | 2017-08-01 | Socionext Inc. | Image data processing apparatus and method therefor for pixel data |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3618826B2 (ja) | 2005-02-09 |
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