JPH03102955A - 画像読取装置 - Google Patents

画像読取装置

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JPH03102955A
JPH03102955A JP1239728A JP23972889A JPH03102955A JP H03102955 A JPH03102955 A JP H03102955A JP 1239728 A JP1239728 A JP 1239728A JP 23972889 A JP23972889 A JP 23972889A JP H03102955 A JPH03102955 A JP H03102955A
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memory
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line
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JP1239728A
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Haruhiko Fukuda
福田 晴彦
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Ricoh Co Ltd
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Ricoh Co Ltd
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  • Multimedia (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、例えば千鳥配列の複数のラインセンサを用い
たデジタル複写機、ファクシミリ等の画像読取装置に関
する。
従来の技術 一般に、この種の画像読取装置では、結像光学系を小型
・簡素化し得る等のメリットを持つ等倍センサを使用す
る傾向にある。ここに、等倍ラインセンサチップの長さ
には技術的に限度があるため、通常サイズの原稿lライ
ン分の読取りのためには複数のラインセンサを用いるこ
とになる。この特、同一直線上に配列するとチップ間で
読取りができない等の問題があるため、通常は2列千鳥
配列構成としている(特開昭60−16760号公報、
特開昭61−134167号公報、特開昭63−290
073号公報等参照)。また、カラー読取用の場合には
、R,G,B用の多数の受光素子を1本のカラーライン
センサで構成するのは技術的に困難なため、通常は、複
数のカラーラインセンサを副走査方向に並べて構成する
ようにしている。
何れにしても、このような複数のラインセンサを副走査
方向の異なる位置に配列させた場合、その読取りタイミ
ングが異なるため、ラインセンサ間の読取位置ずれを補
正するための遅延手段が設けられる。この遅延手段とし
ては、上記公報等に例示されるように、8ビット構戊の
スタティックRAMや、8ビット構成のラインメモリを
用いるようにしている。これは、読取データをデジタル
多値信号に変換する8ビット構成のアナログ/デジタル
変換器(A/D変換器)のビット構成と同じである。
発明が解決しようとする課題 上記のように遅延手段としてスタティックRAMやライ
ンメモリを用いた場合、メモリ容量の大きいものは高価
であるため、■ライン分のデータ量相当のメモリ容量の
ものを使用するのが一般的である。ここに、遅延手段と
して変倍時にスキャニング速度(副走査速度)を変えた
場合を考えると、10ライン以上の遅延量が必要となり
、その分、メモリの個数が必要となり、コスト高、回路
規模及び基板スペースが大きくなるという問題がある。
そこで、メモリ容量当たりのコストが比較的やすく大容
量のダイナミックRAMを用いると、メモリ個数を少な
くでき、スペースも小さくすることができる。しかし、
ダイナミックRAMは4ビット又は1ビット構成が主流
であり、高階調読取装置やカラー読取装置に使用される
6〜8ビット構或のA/D変換器とはビット構成の異な
るものである。このため、A/D変換器の出力を分割し
、複数のRAMに入力する方法が考えられる。例えば、
A/D変換器の出力を8ビット、RAMを4ビットとす
ると、第14図に示すように、2個のRAMI,2を用
い、D.〜D.なる下位4ビット、D.〜D,なる上位
4ビットを各々のRAMI,2毎に記憶させるというも
のである。
しかし、この方法の場合、複数個のRAMを使用するた
め、1個のRAMのメモリ容量の利用量が減り、無駄が
多く、RAMの個数も増えてコスト高を招く。
課題を解決するための手段 副走査方向の異なるライン上に配列させた複数のライン
センサと、各ラインセンサからの出力をアナログ信号処
理する処理手段と、この処理手段からの出力をデジタル
多値信号に変換するアナログ/デジタル変換手段と、こ
のアナログ/デジタル変換手段の出力ビット構成と異な
るビット構成で前記アナログ/デジタル変換手段からの
一部の出2カを遅延させる遅延手段とを設け、この遅延
手段の入ノノ側と出力側とに各々データビット変換手段
を設けた。
作用 遅延手段としてアナログ/デジタル変換手段とビット構
成の異なる安価なものを用いた場合であっても、遅延手
段を経るデータは入・出ノノでデータビット変換手段に
よるデータビット変換処理を受けるのでアナログ/デジ
タル変換手段によるビット構成と同じとなり、遅延手段
のメモリ容量が有効に利用されるものとなる。よって、
遅延手段をなすメモリ個数を減らして省スペース設計、
低コスト化が可能となる。
実施例 本発明の第一の実施例を第l図ないし第8図に基づいて
説明する。本実施例は、カラー画像読取装置に適用した
ものである。
まず、カラー原稿を光電的に読取るイメージセンサとし
てのカラー等倍センサを用いる方法を説明する。この方
法は、結像光学系が簡素化できて装置を小さくできるこ
と、並びに、色分解をセンサ自身で行うため主走査方向
の色ずれが生じないこと、等のメリットがある。カラー
等倍センサ3?第3図に示すように、16画素/帥の解
像度で1画素が各色〔例えば、レッド(R)、グリーン
(G)、ブルー(B)]のセグメントに分割され、各セ
グメント上に各色フィルタが装着されている。
ここに、このようなセンサ3がA3サイズの原稿の短手
方向(297■■■)を読取り可能とするためには、4
752画素、即ち、14256セグメントを必要とする
ことになる。しかし、このような多数の受光素子を1本
のカラーラインセンサで構成することは技術的に困難で
あり、通常は、複数のカラーラインセンサを副走査方向
に並べて構成するようにしている。また、第4図に示す
ようにカラーラインセンサとして用いられるCCDセン
サ4は、先端部に光の不感部分(ダミー画素分)がある
ため、一直線上に並べると、センサ4の継目で原稿を読
取らないので、第5図に示すように、相互に重複部分を
作るように2列千鳥状に配列するようにしたカラー等倍
センサが提案されている。
第5図に示すカラー等倍センサ5は、5個のCCDセン
サ4によって構威され、駆動信号及び出力信号は各々独
立して入出力される。ここに、千島状配列によるため、
奇数番目のCCDセンサ4と偶数番目のCCDセンサ4
とが副走査方向に読取る位置のずれが生じるが、それを
補正するためのラインメモリ(ラインシフトゲート)も
7段内蔵している。従って、センサ5からは原稿を5分
割したビデオ信号が5系列並列に、がっ、GBRO色順
に出力される。
このようなCCDセンサ5の内部回路は、第6図に示す
ように構成されている。図において、φIAは第1相ク
ロック、φ2Aは第2相クロック、φ2Bは第2相最終
段クロック、φV1〜φV7はラインシフトゲ−1・、
S Hはシフトゲート、RSはリセットゲート、ODは
電源、OSは信号出力、SSはサブストレート(グラン
ド)である。
次に、本発明に用いたカラー画像読取装置の画像データ
に関するブロック図を第7図に示す。即ち、カラー等倍
センサ5の出力側にはアナログ処理部(処理手段)6、
D/A変換器(アナログ/デジタル変換手段)7、デジ
タル処理部8が順に接続され、インターフェース9を介
して出力されるように構成されている。これらの動作タ
イミングはタイミング制御部10により制御される。こ
のような構成により、まず、カラー等倍センサ5からの
CCD1−CCD5なるビデオ出力信号はアナログ処理
部6に入力され、サンプルホールド後、増幅されて、暗
電流補正、自レベル補正、シェーディング補正を各CO
D信号毎に行う。アナログ処理部6からの出力信号は、
A/D変換器7により量子化され、各8ビットの多値の
デジタル信号に変換される。原稿読取り前の白色シエー
ディング板読取り時にはシェーデイングデータSHD1
〜SHD5をアナログ処理部6のシエーデイング補正メ
モリに格納する。
原稿読取り時は、各8ビットデジタル信号CCD1〜C
CD5をデジタル処理部8へ出力する。
このデジタル処理部8は各CCDセンサ5からの信号の
読取位置の同期をとるための遅延手段と色別に1ライン
化するための記憶手段で構成される。
G,B,Rの色別8ビット信号に変換されたデジタル処
理部8からの出力は、インターフェース9でホスト側か
ら、又はこの読取装置自身からのライン同期信号、画素
クロツク信号に同期して出力される。タイミング制御部
10はこれらの各ブロックが各機能を果たすためのタイ
ミング信号を発生して各ブロックに付与する。
つづいて、デジタル処理部8の回路構或及び作用を第8
図により説明する。このデジタル処理部8は遅延処理手
段11と1ライン化記憶手段12とよりなる。即ち、カ
ラー等倍センサ5の構造からCCD2,CCD4は、C
GDI,CCD3,CCD5よりも原稿の先の部分を読
むので、CCDセンサ4内のラインメモリと遅延処理手
段11によって同期をとり、5個の信号を同一ライン及
び同一画素の信号としてlライン化記憶手段l2に出力
させる。本実施例の遅延処理手段l1は、図示の如く、
副走査方向に先行する偶数番目のCCD2,CCD4出
力に対して設けたデイレイメモリ (DM)13a,1
3bよりなる。これらのディレイメモリ13a,13b
は各々Nライン分遅延可能なメモリ容量を持つ。このN
は変倍範囲により決定されるもので、例えば変倍範囲を
25%〜400%とすると、等倍時に比べて副走査速度
が4倍〜174倍になるので、全部で16段の遅延が必
要となる。全てをデイレイメモリ13a,13bで遅延
させるならば、N=16となり、センサ4内のラインメ
モリで7段遅延させるならばN=9となる。変倍率に応
じて遅延ライン数を変化させるために、タイミング制御
部10からのタイミング信号によってデイレイメモリ1
3a,13bの記憶する量を制御する。このような1ラ
イン化記憶手段12への入力は、同一ライン及び同一画
素に揃えられるので、G,B,Hの色も5系統とも同一
となる。
1ライン化記憶手段12では、まず、CG0 1〜CC
D5の各系統に対して各々のGデータを記憶するメモリ
14a〜14e,Bデータを記憶するメモリ15a=1
5e,Rデータを記憶するメモリ16a〜16eが順に
設けられている。これらのメモリ14,15.16は入
出力で独立したボートを持ち、アドレス入力不要なファ
ーストイン・ファーストアウト(F I FO)メモリ
によるもので、同一ライン周期内で書込むメモリ空間と
読出すメモリ空間とをトグルで使用する。読出し時に各
色メモリともa ”− eの順序で読出すことにより、
1ライン化された各色データ(G,B,R)が同期して
インターフェース9へ出力される。
しかして、本実施例の特徴とするデイレイメモリ13(
13a又は13b)の具体的構成を第1図に示す。本実
施例では入力信号DI.〜D,,、出力信号Dos〜D
。,はともに8ビットで、デイレイメモリ13の主体を
なして遅延手段となるメモリl7は4ビット構成のもの
とされている。メモリ17の入力側にはD,.〜DI.
なる下位4ビット用のゲート18aとDい〜DI,る上
位4ビット用のゲート18bとが並列的に設けられてい
る。これらのゲート18a,18bが入力側のデータビ
ット変換手段となる。また、メモリl7の出力側にはメ
モリ出力D。.〜D。.なる下位4ビット用のラッチl
9とメモリ出力D。4〜D。,なる上位4ビット用の直
接出力ライン20とが並列的に設けられている。これら
のラッチ19及び直接出力ライン20の対が、出力側の
データビット変換手段となる。ここに、メモリ17はダ
イナミックRAMのセルを使用した非同期入出力FIF
O動作のフィールドメモリで、1個のメモリの容量が、
最大遅延ライン数分のデータ量以上となる。例えば、1
6ライン遅延させるならば、16 (ライン)×292
8(画素)×8(ビット)=374784(ビット)必
要となるが、IMビット(=256k×4)の容量があ
れば十分である。
このような構成において、その動作を第2図に示すタイ
ミングチャートを参照して説明する。まず、ゲート18
aのゲート端子GlにはV C L Kが入力され、ゲ
ートl8bのゲート端子G2にはVC,LKが入力され
、これらの入力がLレベルの時にゲートが開かれる。つ
まり、VCLK=Hレベルの時にゲート18aが開かれ
て下位4ビットD1〜D1がメモリl7に入力される。
また、VCLK=Lレベルの時にゲートl8bが開かれ
て上位4ビットD1〜D1,がメモリl7に入力される
。ゲート端子Gl,02人力が1−+レベルの時にはゲ
ート18a,18bの出力がハイ・インピーダンスにな
るので、下位・上位4ビットずつのデ一夕が交互にメモ
リ17に入力される。メモリl7のライトクロックWC
LKは、VCLKのl/2周期のクロックであり、その
立上りでメモリ17に記憶される。
次に、メモリl7の読出しはWCLKと同じ信号である
リードクロックR C L Kの立上りに同期して出力
される。この時、FIF○動作であるのでデータは書込
まれた順に読出され、初めのデータから下位4ビットD
。.〜Dot、上位4ビットDO4〜D。,の順で順次
出力される。第2図のタイミングチャートのメモリ出力
中、斜線無しで示したデータがD。.〜D。.であり、
斜線を施して示したデータがD。4〜D。,である。ラ
ッチ19はVCLKの立上りでデータをラッチするので
、下位4ビットD。.〜D。3をラッチする。このラッ
チl9の出力を下位4ビット、メモリl7からの直接出
力を上位4ビットとする8ビットデータが次段の1ライ
ン化記憶手段12へ出力する。この1ライン化記憶手段
12はVCLKの立下りのタイミング(第2図中に示す
矢印↑のタイミング)でデータを記憶すれば、同一画素
の下位・上位データを正確かつ時間的余裕を持って記憶
できる。
第9図はメモリ17に入力されるリードイネーブル信号
RE,ライトイネーブル信号WE,リードリセット信号
RSTR,ライトリセット信号RSTW及びライン同期
信号LSYNCのタイミングチャートである。信号RS
TR,RSTWがLレベルになると読出しアドレス、書
込みアドレスがリセットされて先頭アドレスに戻る6従
って、信号RSTR,RSTWがLレベルになってから
、次にLレベルになるまでの間のライン数がメモリl7
による遅延ライン数となる。第9図のタイミングチャー
トでは、信号RSTR,RSTWの間に2ライン分の期
間があるので、2ライン遅延を行っている。このように
信号RSTR,RSTWのタイミングを制御することに
より、変倍率に応じたライン数の遅延を行ってCCDセ
ンサ4間の読取位置ずれ補正が正確に行われる。
つづいて、本発明の第二の実施例を第10図及び第l1
図により説明する。前記実施例による場合、遅延処理手
段ll中に2つのデイレイメモリ13a.,13bを設
けているため、メモリl7も各々に1個ずつで合計2個
必要であるが、本実施例の場合は全体で1個のメモリ2
1で構成したものである。まず、CCD2系統用の下位
4ビット用のゲート22a及び上位4ビット用のゲート
22bと、CCD4系統用の下位4ビット用のゲート2
2c及び上位4ビット用のゲート22dとをデータビッ
ト変換手段としてメモリl7の入力側に並列的に設けら
れている。また、メモリ21の出ノノ側にはCCD2系
統用の下位4ビット用のラッチ23a及び上位4ビット
用のラッチ23bと、CCD4系統用の下位4ビット用
のラッチ23c及び上位4ビット用の直接出力ライン2
4とがデ−タビット変換手段として並列的に設けられて
いる。メモリ21の容量は第1図の回路の場合の2倍と
なるので、16ライン遅延の場合であれば374478
4X2=749568 (ビット)必要となるが、それ
でもIMビットの容量があれば十分である。
このような構威において、その動作を第11図のタイミ
ングチャートを参照して説明する。まず、1画素データ
出力期間が4分割され、GCKI〜GCK4が順々にL
レベルとなる。従って、ゲート22a〜22dが順々に
開閉し、各4ビットずつのデータがメモリ2lに順番に
入力される。l画素の174周期のクロックがメモリ2
IのライトクロックWCLKとリードクロックRCLK
として入力されており、ライトクロックWCLKの立上
りでメモリ2】に記憶される。いま、CCD2系統の下
位4ビットデータを″2L”、上位4ビットデータを゛
’2H”.CCD4系統の下位4ビットデータをII 
4 L I+、上位4ビットデータを“4H”とすると
、“2L”→” 2 H ”→u 4 L ″→” 4
 H ”の順序で次々と記憶される。読出し時は、リー
ドクロックRCLKの立上りに同期して書込み順序と同
じ“2L”→“2H”→“4L″→II 4 H ++
の順序で読出される。ラッチ23a,23b,23cは
各々GCKI,GCK2,GCK3の立上りで各々II
 2 L II   u 2 H I1   1″4L
″の各データをラッチする。ラッチ23a,23bの出
力をCOD2系統の8ビットデータとし、ラッチ23c
及び直接出力ライン24による出力をCCD4系統の8
ビットデータとして次段の1ライン化記憶手段l2へ出
力する。lライン化記憶手段12は第11図中に矢印↑
で示すタイミングでデータを記憶すればよい。変倍率に
よる遅延ライン数は第1図の回路の場合と同様に、ライ
トリセット信号RSTW及びリードリセット信号RST
Rのタイミングを制御すればよい。
さらに、本発明の第三の実施例を第12図及び第l3図
により説明する。本実施例は、第12図に示すようにR
,G,Bの3色のCCDセンサ25R,25G,25B
を副走査方向に平行に配列させたカラー等倍センサ26
の場合に適用したものである。ここに、各センサ25R
,25G,25Bは副走査方向に距離氾ずっ離れた位置
に配列され、センサ25R,25B間では距離2Qだけ
離れている。また、各センサ25R,25G,25Bは
5000画素で構威され、A3サイズ短手方向を16画
素/Mの解像度で読取り可能なものである。
これらの各センサ25R,25G,25Bの出力は第1
3図に示すように各々独立に処理される。
まず、各センサ25R,25G,25Bの出力は増幅器
27R,27G,27Bにより増幅された後、A/D変
換器28R,28G,28Bによりデジタル信号に変換
される。この後、センサ25RによるR系出力は遅延処
理手段29Rにより距離2Q分の遅延処理がなされ、セ
ンサ25GによるG系出力は遅延処理手段29Gにより
距離C分の遅延処理がなされ、センサ25BによるB系
出力はそのまま、デジタル処理部30に出力される。
このデジタル処理部30からセンサ読取位置ずれ補正の
なされたR,G,88ビットずつのデータが出力される
ここに、本実施例にあっては遅延処理手段29R,29
Gの内部回路を、前述した第l図の場合と同様に構或す
ればよい。なお、遅延処理手段29Rのほうが遅延処理
手段29Gより2倍の遅延量が必要なので、ライトリセ
ット信号RSTW及びリードリセット信号RSTRをL
レベルとする間隔を、遅延処理手段29R側が遅延処理
手段29G側の2倍となるようにすればよい。
発明の効果 本発明は、上述したように複数のラインセンサ間の読取
位置ずれを補正するための遅延手段の入力側と出力側と
に各々データビット変換手段を設けたので、遅延手段と
してアナログ/デジタル変換手段とビット構成の異なる
安価なものを用いた場合であっても、遅延手段のメモリ
容量を有効に利用でき、よって、遅延手段をなすメモリ
個数を減らして省スペース設計、低コスト化を図ること
ができる。
【図面の簡単な説明】
第1図は本発明の第一の実施例を示す遅延処理手段のブ
ロック図、第2図はその動作を示すタイミングチャート
、第3図はカラー等倍センサの基本構成図、第4図はC
CDセンサの基本構成図、第5図は千鳥配列のカラー等
倍センサの基本構成図、第6図はCODの内部構或を示
す回路図、第7図はカラー画像読取装置のブロック図、
第8図はデジタル処理部のブロック図、第9図はメモリ
動作制御用の各信号のタイミングチャート、第lO図は
本発明の第二の実施例を示すブロック図、第11111
はその動作を示すタイミングチャート、第12図は本発
明の第三の実施例を示すセンサ構成図、第13図はブロ
ック図、第14図は従来例を示すブロック図である。 4・・・ラインセンサ、6・・・処理手段、7・・・ア
ナログ/デジタル変換手段、17・・・遅延手段、18
a,18b・・・データビット変換手段、19.20・
・・データビット変換手段、2l・・・遅延手段、22
a〜22d・・・データビット変換手段、23a〜23
c,24・・・データビット変換手段、25・・・セン
サ、27・・・処理手段、28・・・アナログ/デジタ
ル変換手段

Claims (1)

    【特許請求の範囲】
  1. 副走査方向の異なるライン上に配列させた複数のライン
    センサと、各ラインセンサからの出力をアナログ信号処
    理する処理手段と、この処理手段からの出力をデジタル
    多値信号に変換するアナログ/デジタル変換手段と、こ
    のアナログ/デジタル変換手段の出力ビット構成と異な
    るビット構成で前記アナログ/デジタル変換手段からの
    一部の出力を遅延させる遅延手段と、この遅延手段の入
    力側と出力側との双方に設けたデータビット変換手段と
    よりなることを特徴とする画像読取装置。
JP1239728A 1989-09-14 1989-09-14 画像読取装置 Pending JPH03102955A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP1239728A JPH03102955A (ja) 1989-09-14 1989-09-14 画像読取装置
GB9020033A GB2240003B (en) 1989-09-14 1990-09-13 Image reading device
DE4029246A DE4029246C2 (de) 1989-09-14 1990-09-14 Bildleseeinrichtung mit einer Anzahl Zeilensensoren

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Application Number Priority Date Filing Date Title
JP1239728A JPH03102955A (ja) 1989-09-14 1989-09-14 画像読取装置

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ID=17049046

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JP1239728A Pending JPH03102955A (ja) 1989-09-14 1989-09-14 画像読取装置

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