JPH03102955A - 画像読取装置 - Google Patents
画像読取装置Info
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- JPH03102955A JPH03102955A JP1239728A JP23972889A JPH03102955A JP H03102955 A JPH03102955 A JP H03102955A JP 1239728 A JP1239728 A JP 1239728A JP 23972889 A JP23972889 A JP 23972889A JP H03102955 A JPH03102955 A JP H03102955A
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
- H04N1/04—Scanning arrangements, i.e. arrangements for the displacement of active reading or reproducing elements relative to the original or reproducing medium, or vice versa
- H04N1/19—Scanning arrangements, i.e. arrangements for the displacement of active reading or reproducing elements relative to the original or reproducing medium, or vice versa using multi-element arrays
- H04N1/195—Scanning arrangements, i.e. arrangements for the displacement of active reading or reproducing elements relative to the original or reproducing medium, or vice versa using multi-element arrays the array comprising a two-dimensional array or a combination of two-dimensional arrays
- H04N1/19505—Scanning picture elements spaced apart from one another in at least one direction
- H04N1/19515—Scanning picture elements spaced apart from one another in at least one direction in two directions
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04N1/46—Colour picture communication systems
- H04N1/48—Picture signal generators
- H04N1/486—Picture signal generators with separate detectors, each detector being used for one specific colour component
-
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/701—Line sensors
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Facsimile Scanning Arrangements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、例えば千鳥配列の複数のラインセンサを用い
たデジタル複写機、ファクシミリ等の画像読取装置に関
する。
たデジタル複写機、ファクシミリ等の画像読取装置に関
する。
従来の技術
一般に、この種の画像読取装置では、結像光学系を小型
・簡素化し得る等のメリットを持つ等倍センサを使用す
る傾向にある。ここに、等倍ラインセンサチップの長さ
には技術的に限度があるため、通常サイズの原稿ｌライ
ン分の読取りのためには複数のラインセンサを用いるこ
とになる。この特、同一直線上に配列するとチップ間で
読取りができない等の問題があるため、通常は２列千鳥
配列構成としている（特開昭６０−１６７６０号公報、
特開昭６１−１３４１６７号公報、特開昭６３−２９０
０７３号公報等参照）。また、カラー読取用の場合には
、Ｒ，Ｇ，Ｂ用の多数の受光素子を１本のカラーライン
センサで構成するのは技術的に困難なため、通常は、複
数のカラーラインセンサを副走査方向に並べて構成する
ようにしている。
・簡素化し得る等のメリットを持つ等倍センサを使用す
る傾向にある。ここに、等倍ラインセンサチップの長さ
には技術的に限度があるため、通常サイズの原稿ｌライ
ン分の読取りのためには複数のラインセンサを用いるこ
とになる。この特、同一直線上に配列するとチップ間で
読取りができない等の問題があるため、通常は２列千鳥
配列構成としている（特開昭６０−１６７６０号公報、
特開昭６１−１３４１６７号公報、特開昭６３−２９０
０７３号公報等参照）。また、カラー読取用の場合には
、Ｒ，Ｇ，Ｂ用の多数の受光素子を１本のカラーライン
センサで構成するのは技術的に困難なため、通常は、複
数のカラーラインセンサを副走査方向に並べて構成する
ようにしている。
何れにしても、このような複数のラインセンサを副走査
方向の異なる位置に配列させた場合、その読取りタイミ
ングが異なるため、ラインセンサ間の読取位置ずれを補
正するための遅延手段が設けられる。この遅延手段とし
ては、上記公報等に例示されるように、８ビット構戊の
スタティックＲＡＭや、８ビット構成のラインメモリを
用いるようにしている。これは、読取データをデジタル
多値信号に変換する８ビット構成のアナログ／デジタル
変換器（Ａ／Ｄ変換器）のビット構成と同じである。
方向の異なる位置に配列させた場合、その読取りタイミ
ングが異なるため、ラインセンサ間の読取位置ずれを補
正するための遅延手段が設けられる。この遅延手段とし
ては、上記公報等に例示されるように、８ビット構戊の
スタティックＲＡＭや、８ビット構成のラインメモリを
用いるようにしている。これは、読取データをデジタル
多値信号に変換する８ビット構成のアナログ／デジタル
変換器（Ａ／Ｄ変換器）のビット構成と同じである。
発明が解決しようとする課題
上記のように遅延手段としてスタティックＲＡＭやライ
ンメモリを用いた場合、メモリ容量の大きいものは高価
であるため、■ライン分のデータ量相当のメモリ容量の
ものを使用するのが一般的である。ここに、遅延手段と
して変倍時にスキャニング速度（副走査速度）を変えた
場合を考えると、１０ライン以上の遅延量が必要となり
、その分、メモリの個数が必要となり、コスト高、回路
規模及び基板スペースが大きくなるという問題がある。
ンメモリを用いた場合、メモリ容量の大きいものは高価
であるため、■ライン分のデータ量相当のメモリ容量の
ものを使用するのが一般的である。ここに、遅延手段と
して変倍時にスキャニング速度（副走査速度）を変えた
場合を考えると、１０ライン以上の遅延量が必要となり
、その分、メモリの個数が必要となり、コスト高、回路
規模及び基板スペースが大きくなるという問題がある。
そこで、メモリ容量当たりのコストが比較的やすく大容
量のダイナミックＲＡＭを用いると、メモリ個数を少な
くでき、スペースも小さくすることができる。しかし、
ダイナミックＲＡＭは４ビット又は１ビット構成が主流
であり、高階調読取装置やカラー読取装置に使用される
６〜８ビット構或のＡ／Ｄ変換器とはビット構成の異な
るものである。このため、Ａ／Ｄ変換器の出力を分割し
、複数のＲＡＭに入力する方法が考えられる。例えば、
Ａ／Ｄ変換器の出力を８ビット、ＲＡＭを４ビットとす
ると、第１４図に示すように、２個のＲＡＭＩ，２を用
い、Ｄ．〜Ｄ．なる下位４ビット、Ｄ．〜Ｄ，なる上位
４ビットを各々のＲＡＭＩ，２毎に記憶させるというも
のである。
量のダイナミックＲＡＭを用いると、メモリ個数を少な
くでき、スペースも小さくすることができる。しかし、
ダイナミックＲＡＭは４ビット又は１ビット構成が主流
であり、高階調読取装置やカラー読取装置に使用される
６〜８ビット構或のＡ／Ｄ変換器とはビット構成の異な
るものである。このため、Ａ／Ｄ変換器の出力を分割し
、複数のＲＡＭに入力する方法が考えられる。例えば、
Ａ／Ｄ変換器の出力を８ビット、ＲＡＭを４ビットとす
ると、第１４図に示すように、２個のＲＡＭＩ，２を用
い、Ｄ．〜Ｄ．なる下位４ビット、Ｄ．〜Ｄ，なる上位
４ビットを各々のＲＡＭＩ，２毎に記憶させるというも
のである。
しかし、この方法の場合、複数個のＲＡＭを使用するた
め、１個のＲＡＭのメモリ容量の利用量が減り、無駄が
多く、ＲＡＭの個数も増えてコスト高を招く。
め、１個のＲＡＭのメモリ容量の利用量が減り、無駄が
多く、ＲＡＭの個数も増えてコスト高を招く。
課題を解決するための手段
副走査方向の異なるライン上に配列させた複数のライン
センサと、各ラインセンサからの出力をアナログ信号処
理する処理手段と、この処理手段からの出力をデジタル
多値信号に変換するアナログ／デジタル変換手段と、こ
のアナログ／デジタル変換手段の出力ビット構成と異な
るビット構成で前記アナログ／デジタル変換手段からの
一部の出２カを遅延させる遅延手段とを設け、この遅延
手段の入ノノ側と出力側とに各々データビット変換手段
を設けた。
センサと、各ラインセンサからの出力をアナログ信号処
理する処理手段と、この処理手段からの出力をデジタル
多値信号に変換するアナログ／デジタル変換手段と、こ
のアナログ／デジタル変換手段の出力ビット構成と異な
るビット構成で前記アナログ／デジタル変換手段からの
一部の出２カを遅延させる遅延手段とを設け、この遅延
手段の入ノノ側と出力側とに各々データビット変換手段
を設けた。
作用
遅延手段としてアナログ／デジタル変換手段とビット構
成の異なる安価なものを用いた場合であっても、遅延手
段を経るデータは入・出ノノでデータビット変換手段に
よるデータビット変換処理を受けるのでアナログ／デジ
タル変換手段によるビット構成と同じとなり、遅延手段
のメモリ容量が有効に利用されるものとなる。よって、
遅延手段をなすメモリ個数を減らして省スペース設計、
低コスト化が可能となる。
成の異なる安価なものを用いた場合であっても、遅延手
段を経るデータは入・出ノノでデータビット変換手段に
よるデータビット変換処理を受けるのでアナログ／デジ
タル変換手段によるビット構成と同じとなり、遅延手段
のメモリ容量が有効に利用されるものとなる。よって、
遅延手段をなすメモリ個数を減らして省スペース設計、
低コスト化が可能となる。
実施例
本発明の第一の実施例を第ｌ図ないし第８図に基づいて
説明する。本実施例は、カラー画像読取装置に適用した
ものである。
説明する。本実施例は、カラー画像読取装置に適用した
ものである。
まず、カラー原稿を光電的に読取るイメージセンサとし
てのカラー等倍センサを用いる方法を説明する。この方
法は、結像光学系が簡素化できて装置を小さくできるこ
と、並びに、色分解をセンサ自身で行うため主走査方向
の色ずれが生じないこと、等のメリットがある。カラー
等倍センサ３？第３図に示すように、１６画素／帥の解
像度で１画素が各色〔例えば、レッド（Ｒ）、グリーン
（Ｇ）、ブルー（Ｂ）］のセグメントに分割され、各セ
グメント上に各色フィルタが装着されている。
てのカラー等倍センサを用いる方法を説明する。この方
法は、結像光学系が簡素化できて装置を小さくできるこ
と、並びに、色分解をセンサ自身で行うため主走査方向
の色ずれが生じないこと、等のメリットがある。カラー
等倍センサ３？第３図に示すように、１６画素／帥の解
像度で１画素が各色〔例えば、レッド（Ｒ）、グリーン
（Ｇ）、ブルー（Ｂ）］のセグメントに分割され、各セ
グメント上に各色フィルタが装着されている。
ここに、このようなセンサ３がＡ３サイズの原稿の短手
方向（２９７■■■）を読取り可能とするためには、４
７５２画素、即ち、１４２５６セグメントを必要とする
ことになる。しかし、このような多数の受光素子を１本
のカラーラインセンサで構成することは技術的に困難で
あり、通常は、複数のカラーラインセンサを副走査方向
に並べて構成するようにしている。また、第４図に示す
ようにカラーラインセンサとして用いられるＣＣＤセン
サ４は、先端部に光の不感部分（ダミー画素分）がある
ため、一直線上に並べると、センサ４の継目で原稿を読
取らないので、第５図に示すように、相互に重複部分を
作るように２列千鳥状に配列するようにしたカラー等倍
センサが提案されている。
方向（２９７■■■）を読取り可能とするためには、４
７５２画素、即ち、１４２５６セグメントを必要とする
ことになる。しかし、このような多数の受光素子を１本
のカラーラインセンサで構成することは技術的に困難で
あり、通常は、複数のカラーラインセンサを副走査方向
に並べて構成するようにしている。また、第４図に示す
ようにカラーラインセンサとして用いられるＣＣＤセン
サ４は、先端部に光の不感部分（ダミー画素分）がある
ため、一直線上に並べると、センサ４の継目で原稿を読
取らないので、第５図に示すように、相互に重複部分を
作るように２列千鳥状に配列するようにしたカラー等倍
センサが提案されている。
第５図に示すカラー等倍センサ５は、５個のＣＣＤセン
サ４によって構威され、駆動信号及び出力信号は各々独
立して入出力される。ここに、千島状配列によるため、
奇数番目のＣＣＤセンサ４と偶数番目のＣＣＤセンサ４
とが副走査方向に読取る位置のずれが生じるが、それを
補正するためのラインメモリ（ラインシフトゲート）も
７段内蔵している。従って、センサ５からは原稿を５分
割したビデオ信号が５系列並列に、がっ、ＧＢＲＯ色順
に出力される。
サ４によって構威され、駆動信号及び出力信号は各々独
立して入出力される。ここに、千島状配列によるため、
奇数番目のＣＣＤセンサ４と偶数番目のＣＣＤセンサ４
とが副走査方向に読取る位置のずれが生じるが、それを
補正するためのラインメモリ（ラインシフトゲート）も
７段内蔵している。従って、センサ５からは原稿を５分
割したビデオ信号が５系列並列に、がっ、ＧＢＲＯ色順
に出力される。
このようなＣＣＤセンサ５の内部回路は、第６図に示す
ように構成されている。図において、φＩＡは第１相ク
ロック、φ２Ａは第２相クロック、φ２Ｂは第２相最終
段クロック、φＶ１〜φＶ７はラインシフトゲ−１・、
Ｓ Ｈはシフトゲート、ＲＳはリセットゲート、ＯＤは
電源、ＯＳは信号出力、ＳＳはサブストレート（グラン
ド）である。
ように構成されている。図において、φＩＡは第１相ク
ロック、φ２Ａは第２相クロック、φ２Ｂは第２相最終
段クロック、φＶ１〜φＶ７はラインシフトゲ−１・、
Ｓ Ｈはシフトゲート、ＲＳはリセットゲート、ＯＤは
電源、ＯＳは信号出力、ＳＳはサブストレート（グラン
ド）である。
次に、本発明に用いたカラー画像読取装置の画像データ
に関するブロック図を第７図に示す。即ち、カラー等倍
センサ５の出力側にはアナログ処理部（処理手段）６、
Ｄ／Ａ変換器（アナログ／デジタル変換手段）７、デジ
タル処理部８が順に接続され、インターフェース９を介
して出力されるように構成されている。これらの動作タ
イミングはタイミング制御部１０により制御される。こ
のような構成により、まず、カラー等倍センサ５からの
ＣＣＤ１−ＣＣＤ５なるビデオ出力信号はアナログ処理
部６に入力され、サンプルホールド後、増幅されて、暗
電流補正、自レベル補正、シェーディング補正を各ＣＯ
Ｄ信号毎に行う。アナログ処理部６からの出力信号は、
Ａ／Ｄ変換器７により量子化され、各８ビットの多値の
デジタル信号に変換される。原稿読取り前の白色シエー
ディング板読取り時にはシェーデイングデータＳＨＤ１
〜ＳＨＤ５をアナログ処理部６のシエーデイング補正メ
モリに格納する。
に関するブロック図を第７図に示す。即ち、カラー等倍
センサ５の出力側にはアナログ処理部（処理手段）６、
Ｄ／Ａ変換器（アナログ／デジタル変換手段）７、デジ
タル処理部８が順に接続され、インターフェース９を介
して出力されるように構成されている。これらの動作タ
イミングはタイミング制御部１０により制御される。こ
のような構成により、まず、カラー等倍センサ５からの
ＣＣＤ１−ＣＣＤ５なるビデオ出力信号はアナログ処理
部６に入力され、サンプルホールド後、増幅されて、暗
電流補正、自レベル補正、シェーディング補正を各ＣＯ
Ｄ信号毎に行う。アナログ処理部６からの出力信号は、
Ａ／Ｄ変換器７により量子化され、各８ビットの多値の
デジタル信号に変換される。原稿読取り前の白色シエー
ディング板読取り時にはシェーデイングデータＳＨＤ１
〜ＳＨＤ５をアナログ処理部６のシエーデイング補正メ
モリに格納する。
原稿読取り時は、各８ビットデジタル信号ＣＣＤ１〜Ｃ
ＣＤ５をデジタル処理部８へ出力する。
ＣＤ５をデジタル処理部８へ出力する。
このデジタル処理部８は各ＣＣＤセンサ５からの信号の
読取位置の同期をとるための遅延手段と色別に１ライン
化するための記憶手段で構成される。
読取位置の同期をとるための遅延手段と色別に１ライン
化するための記憶手段で構成される。
Ｇ，Ｂ，Ｒの色別８ビット信号に変換されたデジタル処
理部８からの出力は、インターフェース９でホスト側か
ら、又はこの読取装置自身からのライン同期信号、画素
クロツク信号に同期して出力される。タイミング制御部
１０はこれらの各ブロックが各機能を果たすためのタイ
ミング信号を発生して各ブロックに付与する。
理部８からの出力は、インターフェース９でホスト側か
ら、又はこの読取装置自身からのライン同期信号、画素
クロツク信号に同期して出力される。タイミング制御部
１０はこれらの各ブロックが各機能を果たすためのタイ
ミング信号を発生して各ブロックに付与する。
つづいて、デジタル処理部８の回路構或及び作用を第８
図により説明する。このデジタル処理部８は遅延処理手
段１１と１ライン化記憶手段１２とよりなる。即ち、カ
ラー等倍センサ５の構造からＣＣＤ２，ＣＣＤ４は、Ｃ
ＧＤＩ，ＣＣＤ３，ＣＣＤ５よりも原稿の先の部分を読
むので、ＣＣＤセンサ４内のラインメモリと遅延処理手
段１１によって同期をとり、５個の信号を同一ライン及
び同一画素の信号としてｌライン化記憶手段ｌ２に出力
させる。本実施例の遅延処理手段ｌ１は、図示の如く、
副走査方向に先行する偶数番目のＣＣＤ２，ＣＣＤ４出
力に対して設けたデイレイメモリ （ＤＭ）１３ａ，１
３ｂよりなる。これらのディレイメモリ１３ａ，１３ｂ
は各々Ｎライン分遅延可能なメモリ容量を持つ。このＮ
は変倍範囲により決定されるもので、例えば変倍範囲を
２５％〜４００％とすると、等倍時に比べて副走査速度
が４倍〜１７４倍になるので、全部で１６段の遅延が必
要となる。全てをデイレイメモリ１３ａ，１３ｂで遅延
させるならば、Ｎ＝１６となり、センサ４内のラインメ
モリで７段遅延させるならばＮ＝９となる。変倍率に応
じて遅延ライン数を変化させるために、タイミング制御
部１０からのタイミング信号によってデイレイメモリ１
３ａ，１３ｂの記憶する量を制御する。このような１ラ
イン化記憶手段１２への入力は、同一ライン及び同一画
素に揃えられるので、Ｇ，Ｂ，Ｈの色も５系統とも同一
となる。
図により説明する。このデジタル処理部８は遅延処理手
段１１と１ライン化記憶手段１２とよりなる。即ち、カ
ラー等倍センサ５の構造からＣＣＤ２，ＣＣＤ４は、Ｃ
ＧＤＩ，ＣＣＤ３，ＣＣＤ５よりも原稿の先の部分を読
むので、ＣＣＤセンサ４内のラインメモリと遅延処理手
段１１によって同期をとり、５個の信号を同一ライン及
び同一画素の信号としてｌライン化記憶手段ｌ２に出力
させる。本実施例の遅延処理手段ｌ１は、図示の如く、
副走査方向に先行する偶数番目のＣＣＤ２，ＣＣＤ４出
力に対して設けたデイレイメモリ （ＤＭ）１３ａ，１
３ｂよりなる。これらのディレイメモリ１３ａ，１３ｂ
は各々Ｎライン分遅延可能なメモリ容量を持つ。このＮ
は変倍範囲により決定されるもので、例えば変倍範囲を
２５％〜４００％とすると、等倍時に比べて副走査速度
が４倍〜１７４倍になるので、全部で１６段の遅延が必
要となる。全てをデイレイメモリ１３ａ，１３ｂで遅延
させるならば、Ｎ＝１６となり、センサ４内のラインメ
モリで７段遅延させるならばＮ＝９となる。変倍率に応
じて遅延ライン数を変化させるために、タイミング制御
部１０からのタイミング信号によってデイレイメモリ１
３ａ，１３ｂの記憶する量を制御する。このような１ラ
イン化記憶手段１２への入力は、同一ライン及び同一画
素に揃えられるので、Ｇ，Ｂ，Ｈの色も５系統とも同一
となる。
１ライン化記憶手段１２では、まず、ＣＧ０ １〜ＣＣ
Ｄ５の各系統に対して各々のＧデータを記憶するメモリ
１４ａ〜１４ｅ，Ｂデータを記憶するメモリ１５ａ＝１
５ｅ，Ｒデータを記憶するメモリ１６ａ〜１６ｅが順に
設けられている。これらのメモリ１４，１５．１６は入
出力で独立したボートを持ち、アドレス入力不要なファ
ーストイン・ファーストアウト（Ｆ Ｉ ＦＯ）メモリ
によるもので、同一ライン周期内で書込むメモリ空間と
読出すメモリ空間とをトグルで使用する。読出し時に各
色メモリともａ ”− ｅの順序で読出すことにより、
１ライン化された各色データ（Ｇ，Ｂ，Ｒ）が同期して
インターフェース９へ出力される。
Ｄ５の各系統に対して各々のＧデータを記憶するメモリ
１４ａ〜１４ｅ，Ｂデータを記憶するメモリ１５ａ＝１
５ｅ，Ｒデータを記憶するメモリ１６ａ〜１６ｅが順に
設けられている。これらのメモリ１４，１５．１６は入
出力で独立したボートを持ち、アドレス入力不要なファ
ーストイン・ファーストアウト（Ｆ Ｉ ＦＯ）メモリ
によるもので、同一ライン周期内で書込むメモリ空間と
読出すメモリ空間とをトグルで使用する。読出し時に各
色メモリともａ ”− ｅの順序で読出すことにより、
１ライン化された各色データ（Ｇ，Ｂ，Ｒ）が同期して
インターフェース９へ出力される。
しかして、本実施例の特徴とするデイレイメモリ１３（
１３ａ又は１３ｂ）の具体的構成を第１図に示す。本実
施例では入力信号ＤＩ．〜Ｄ，，、出力信号Ｄｏｓ〜Ｄ
。，はともに８ビットで、デイレイメモリ１３の主体を
なして遅延手段となるメモリｌ７は４ビット構成のもの
とされている。メモリ１７の入力側にはＤ，．〜ＤＩ．
なる下位４ビット用のゲート１８ａとＤい〜ＤＩ，る上
位４ビット用のゲート１８ｂとが並列的に設けられてい
る。これらのゲート１８ａ，１８ｂが入力側のデータビ
ット変換手段となる。また、メモリｌ７の出力側にはメ
モリ出力Ｄ。．〜Ｄ。．なる下位４ビット用のラッチｌ
９とメモリ出力Ｄ。４〜Ｄ。，なる上位４ビット用の直
接出力ライン２０とが並列的に設けられている。これら
のラッチ１９及び直接出力ライン２０の対が、出力側の
データビット変換手段となる。ここに、メモリ１７はダ
イナミックＲＡＭのセルを使用した非同期入出力ＦＩＦ
Ｏ動作のフィールドメモリで、１個のメモリの容量が、
最大遅延ライン数分のデータ量以上となる。例えば、１
６ライン遅延させるならば、１６ （ライン）×２９２
８（画素）×８（ビット）＝３７４７８４（ビット）必
要となるが、ＩＭビット（＝２５６ｋ×４）の容量があ
れば十分である。
１３ａ又は１３ｂ）の具体的構成を第１図に示す。本実
施例では入力信号ＤＩ．〜Ｄ，，、出力信号Ｄｏｓ〜Ｄ
。，はともに８ビットで、デイレイメモリ１３の主体を
なして遅延手段となるメモリｌ７は４ビット構成のもの
とされている。メモリ１７の入力側にはＤ，．〜ＤＩ．
なる下位４ビット用のゲート１８ａとＤい〜ＤＩ，る上
位４ビット用のゲート１８ｂとが並列的に設けられてい
る。これらのゲート１８ａ，１８ｂが入力側のデータビ
ット変換手段となる。また、メモリｌ７の出力側にはメ
モリ出力Ｄ。．〜Ｄ。．なる下位４ビット用のラッチｌ
９とメモリ出力Ｄ。４〜Ｄ。，なる上位４ビット用の直
接出力ライン２０とが並列的に設けられている。これら
のラッチ１９及び直接出力ライン２０の対が、出力側の
データビット変換手段となる。ここに、メモリ１７はダ
イナミックＲＡＭのセルを使用した非同期入出力ＦＩＦ
Ｏ動作のフィールドメモリで、１個のメモリの容量が、
最大遅延ライン数分のデータ量以上となる。例えば、１
６ライン遅延させるならば、１６ （ライン）×２９２
８（画素）×８（ビット）＝３７４７８４（ビット）必
要となるが、ＩＭビット（＝２５６ｋ×４）の容量があ
れば十分である。
このような構成において、その動作を第２図に示すタイ
ミングチャートを参照して説明する。まず、ゲート１８
ａのゲート端子ＧｌにはＶ Ｃ Ｌ Ｋが入力され、ゲ
ートｌ８ｂのゲート端子Ｇ２にはＶＣ，ＬＫが入力され
、これらの入力がＬレベルの時にゲートが開かれる。つ
まり、ＶＣＬＫ＝Ｈレベルの時にゲート１８ａが開かれ
て下位４ビットＤ１〜Ｄ１がメモリｌ７に入力される。
ミングチャートを参照して説明する。まず、ゲート１８
ａのゲート端子ＧｌにはＶ Ｃ Ｌ Ｋが入力され、ゲ
ートｌ８ｂのゲート端子Ｇ２にはＶＣ，ＬＫが入力され
、これらの入力がＬレベルの時にゲートが開かれる。つ
まり、ＶＣＬＫ＝Ｈレベルの時にゲート１８ａが開かれ
て下位４ビットＤ１〜Ｄ１がメモリｌ７に入力される。
また、ＶＣＬＫ＝Ｌレベルの時にゲートｌ８ｂが開かれ
て上位４ビットＤ１〜Ｄ１，がメモリｌ７に入力される
。ゲート端子Ｇｌ，０２人力が１−＋レベルの時にはゲ
ート１８ａ，１８ｂの出力がハイ・インピーダンスにな
るので、下位・上位４ビットずつのデ一夕が交互にメモ
リ１７に入力される。メモリｌ７のライトクロックＷＣ
ＬＫは、ＶＣＬＫのｌ／２周期のクロックであり、その
立上りでメモリ１７に記憶される。
て上位４ビットＤ１〜Ｄ１，がメモリｌ７に入力される
。ゲート端子Ｇｌ，０２人力が１−＋レベルの時にはゲ
ート１８ａ，１８ｂの出力がハイ・インピーダンスにな
るので、下位・上位４ビットずつのデ一夕が交互にメモ
リ１７に入力される。メモリｌ７のライトクロックＷＣ
ＬＫは、ＶＣＬＫのｌ／２周期のクロックであり、その
立上りでメモリ１７に記憶される。
次に、メモリｌ７の読出しはＷＣＬＫと同じ信号である
リードクロックＲ Ｃ Ｌ Ｋの立上りに同期して出力
される。この時、ＦＩＦ○動作であるのでデータは書込
まれた順に読出され、初めのデータから下位４ビットＤ
。．〜Ｄｏｔ、上位４ビットＤＯ４〜Ｄ。，の順で順次
出力される。第２図のタイミングチャートのメモリ出力
中、斜線無しで示したデータがＤ。．〜Ｄ。．であり、
斜線を施して示したデータがＤ。４〜Ｄ。，である。ラ
ッチ１９はＶＣＬＫの立上りでデータをラッチするので
、下位４ビットＤ。．〜Ｄ。３をラッチする。このラッ
チｌ９の出力を下位４ビット、メモリｌ７からの直接出
力を上位４ビットとする８ビットデータが次段の１ライ
ン化記憶手段１２へ出力する。この１ライン化記憶手段
１２はＶＣＬＫの立下りのタイミング（第２図中に示す
矢印↑のタイミング）でデータを記憶すれば、同一画素
の下位・上位データを正確かつ時間的余裕を持って記憶
できる。
リードクロックＲ Ｃ Ｌ Ｋの立上りに同期して出力
される。この時、ＦＩＦ○動作であるのでデータは書込
まれた順に読出され、初めのデータから下位４ビットＤ
。．〜Ｄｏｔ、上位４ビットＤＯ４〜Ｄ。，の順で順次
出力される。第２図のタイミングチャートのメモリ出力
中、斜線無しで示したデータがＤ。．〜Ｄ。．であり、
斜線を施して示したデータがＤ。４〜Ｄ。，である。ラ
ッチ１９はＶＣＬＫの立上りでデータをラッチするので
、下位４ビットＤ。．〜Ｄ。３をラッチする。このラッ
チｌ９の出力を下位４ビット、メモリｌ７からの直接出
力を上位４ビットとする８ビットデータが次段の１ライ
ン化記憶手段１２へ出力する。この１ライン化記憶手段
１２はＶＣＬＫの立下りのタイミング（第２図中に示す
矢印↑のタイミング）でデータを記憶すれば、同一画素
の下位・上位データを正確かつ時間的余裕を持って記憶
できる。
第９図はメモリ１７に入力されるリードイネーブル信号
ＲＥ，ライトイネーブル信号ＷＥ，リードリセット信号
ＲＳＴＲ，ライトリセット信号ＲＳＴＷ及びライン同期
信号ＬＳＹＮＣのタイミングチャートである。信号ＲＳ
ＴＲ，ＲＳＴＷがＬレベルになると読出しアドレス、書
込みアドレスがリセットされて先頭アドレスに戻る６従
って、信号ＲＳＴＲ，ＲＳＴＷがＬレベルになってから
、次にＬレベルになるまでの間のライン数がメモリｌ７
による遅延ライン数となる。第９図のタイミングチャー
トでは、信号ＲＳＴＲ，ＲＳＴＷの間に２ライン分の期
間があるので、２ライン遅延を行っている。このように
信号ＲＳＴＲ，ＲＳＴＷのタイミングを制御することに
より、変倍率に応じたライン数の遅延を行ってＣＣＤセ
ンサ４間の読取位置ずれ補正が正確に行われる。
ＲＥ，ライトイネーブル信号ＷＥ，リードリセット信号
ＲＳＴＲ，ライトリセット信号ＲＳＴＷ及びライン同期
信号ＬＳＹＮＣのタイミングチャートである。信号ＲＳ
ＴＲ，ＲＳＴＷがＬレベルになると読出しアドレス、書
込みアドレスがリセットされて先頭アドレスに戻る６従
って、信号ＲＳＴＲ，ＲＳＴＷがＬレベルになってから
、次にＬレベルになるまでの間のライン数がメモリｌ７
による遅延ライン数となる。第９図のタイミングチャー
トでは、信号ＲＳＴＲ，ＲＳＴＷの間に２ライン分の期
間があるので、２ライン遅延を行っている。このように
信号ＲＳＴＲ，ＲＳＴＷのタイミングを制御することに
より、変倍率に応じたライン数の遅延を行ってＣＣＤセ
ンサ４間の読取位置ずれ補正が正確に行われる。
つづいて、本発明の第二の実施例を第１０図及び第ｌ１
図により説明する。前記実施例による場合、遅延処理手
段ｌｌ中に２つのデイレイメモリ１３ａ．，１３ｂを設
けているため、メモリｌ７も各々に１個ずつで合計２個
必要であるが、本実施例の場合は全体で１個のメモリ２
１で構成したものである。まず、ＣＣＤ２系統用の下位
４ビット用のゲート２２ａ及び上位４ビット用のゲート
２２ｂと、ＣＣＤ４系統用の下位４ビット用のゲート２
２ｃ及び上位４ビット用のゲート２２ｄとをデータビッ
ト変換手段としてメモリｌ７の入力側に並列的に設けら
れている。また、メモリ２１の出ノノ側にはＣＣＤ２系
統用の下位４ビット用のラッチ２３ａ及び上位４ビット
用のラッチ２３ｂと、ＣＣＤ４系統用の下位４ビット用
のラッチ２３ｃ及び上位４ビット用の直接出力ライン２
４とがデ−タビット変換手段として並列的に設けられて
いる。メモリ２１の容量は第１図の回路の場合の２倍と
なるので、１６ライン遅延の場合であれば３７４４７８
４Ｘ２＝７４９５６８ （ビット）必要となるが、それ
でもＩＭビットの容量があれば十分である。
図により説明する。前記実施例による場合、遅延処理手
段ｌｌ中に２つのデイレイメモリ１３ａ．，１３ｂを設
けているため、メモリｌ７も各々に１個ずつで合計２個
必要であるが、本実施例の場合は全体で１個のメモリ２
１で構成したものである。まず、ＣＣＤ２系統用の下位
４ビット用のゲート２２ａ及び上位４ビット用のゲート
２２ｂと、ＣＣＤ４系統用の下位４ビット用のゲート２
２ｃ及び上位４ビット用のゲート２２ｄとをデータビッ
ト変換手段としてメモリｌ７の入力側に並列的に設けら
れている。また、メモリ２１の出ノノ側にはＣＣＤ２系
統用の下位４ビット用のラッチ２３ａ及び上位４ビット
用のラッチ２３ｂと、ＣＣＤ４系統用の下位４ビット用
のラッチ２３ｃ及び上位４ビット用の直接出力ライン２
４とがデ−タビット変換手段として並列的に設けられて
いる。メモリ２１の容量は第１図の回路の場合の２倍と
なるので、１６ライン遅延の場合であれば３７４４７８
４Ｘ２＝７４９５６８ （ビット）必要となるが、それ
でもＩＭビットの容量があれば十分である。
このような構威において、その動作を第１１図のタイミ
ングチャートを参照して説明する。まず、１画素データ
出力期間が４分割され、ＧＣＫＩ〜ＧＣＫ４が順々にＬ
レベルとなる。従って、ゲート２２ａ〜２２ｄが順々に
開閉し、各４ビットずつのデータがメモリ２ｌに順番に
入力される。ｌ画素の１７４周期のクロックがメモリ２
ＩのライトクロックＷＣＬＫとリードクロックＲＣＬＫ
として入力されており、ライトクロックＷＣＬＫの立上
りでメモリ２】に記憶される。いま、ＣＣＤ２系統の下
位４ビットデータを″２Ｌ”、上位４ビットデータを゛
’２Ｈ”．ＣＣＤ４系統の下位４ビットデータをＩＩ
４ Ｌ Ｉ＋、上位４ビットデータを“４Ｈ”とすると
、“２Ｌ”→” ２ Ｈ ”→ｕ ４ Ｌ ″→” ４
Ｈ ”の順序で次々と記憶される。読出し時は、リー
ドクロックＲＣＬＫの立上りに同期して書込み順序と同
じ“２Ｌ”→“２Ｈ”→“４Ｌ″→ＩＩ ４ Ｈ ＋＋
の順序で読出される。ラッチ２３ａ，２３ｂ，２３ｃは
各々ＧＣＫＩ，ＧＣＫ２，ＧＣＫ３の立上りで各々ＩＩ
２ Ｌ ＩＩ ｕ ２ Ｈ Ｉ１ １″４Ｌ
″の各データをラッチする。ラッチ２３ａ，２３ｂの出
力をＣＯＤ２系統の８ビットデータとし、ラッチ２３ｃ
及び直接出力ライン２４による出力をＣＣＤ４系統の８
ビットデータとして次段の１ライン化記憶手段ｌ２へ出
力する。ｌライン化記憶手段１２は第１１図中に矢印↑
で示すタイミングでデータを記憶すればよい。変倍率に
よる遅延ライン数は第１図の回路の場合と同様に、ライ
トリセット信号ＲＳＴＷ及びリードリセット信号ＲＳＴ
Ｒのタイミングを制御すればよい。
ングチャートを参照して説明する。まず、１画素データ
出力期間が４分割され、ＧＣＫＩ〜ＧＣＫ４が順々にＬ
レベルとなる。従って、ゲート２２ａ〜２２ｄが順々に
開閉し、各４ビットずつのデータがメモリ２ｌに順番に
入力される。ｌ画素の１７４周期のクロックがメモリ２
ＩのライトクロックＷＣＬＫとリードクロックＲＣＬＫ
として入力されており、ライトクロックＷＣＬＫの立上
りでメモリ２】に記憶される。いま、ＣＣＤ２系統の下
位４ビットデータを″２Ｌ”、上位４ビットデータを゛
’２Ｈ”．ＣＣＤ４系統の下位４ビットデータをＩＩ
４ Ｌ Ｉ＋、上位４ビットデータを“４Ｈ”とすると
、“２Ｌ”→” ２ Ｈ ”→ｕ ４ Ｌ ″→” ４
Ｈ ”の順序で次々と記憶される。読出し時は、リー
ドクロックＲＣＬＫの立上りに同期して書込み順序と同
じ“２Ｌ”→“２Ｈ”→“４Ｌ″→ＩＩ ４ Ｈ ＋＋
の順序で読出される。ラッチ２３ａ，２３ｂ，２３ｃは
各々ＧＣＫＩ，ＧＣＫ２，ＧＣＫ３の立上りで各々ＩＩ
２ Ｌ ＩＩ ｕ ２ Ｈ Ｉ１ １″４Ｌ
″の各データをラッチする。ラッチ２３ａ，２３ｂの出
力をＣＯＤ２系統の８ビットデータとし、ラッチ２３ｃ
及び直接出力ライン２４による出力をＣＣＤ４系統の８
ビットデータとして次段の１ライン化記憶手段ｌ２へ出
力する。ｌライン化記憶手段１２は第１１図中に矢印↑
で示すタイミングでデータを記憶すればよい。変倍率に
よる遅延ライン数は第１図の回路の場合と同様に、ライ
トリセット信号ＲＳＴＷ及びリードリセット信号ＲＳＴ
Ｒのタイミングを制御すればよい。
さらに、本発明の第三の実施例を第１２図及び第ｌ３図
により説明する。本実施例は、第１２図に示すようにＲ
，Ｇ，Ｂの３色のＣＣＤセンサ２５Ｒ，２５Ｇ，２５Ｂ
を副走査方向に平行に配列させたカラー等倍センサ２６
の場合に適用したものである。ここに、各センサ２５Ｒ
，２５Ｇ，２５Ｂは副走査方向に距離氾ずっ離れた位置
に配列され、センサ２５Ｒ，２５Ｂ間では距離２Ｑだけ
離れている。また、各センサ２５Ｒ，２５Ｇ，２５Ｂは
５０００画素で構威され、Ａ３サイズ短手方向を１６画
素／Ｍの解像度で読取り可能なものである。
により説明する。本実施例は、第１２図に示すようにＲ
，Ｇ，Ｂの３色のＣＣＤセンサ２５Ｒ，２５Ｇ，２５Ｂ
を副走査方向に平行に配列させたカラー等倍センサ２６
の場合に適用したものである。ここに、各センサ２５Ｒ
，２５Ｇ，２５Ｂは副走査方向に距離氾ずっ離れた位置
に配列され、センサ２５Ｒ，２５Ｂ間では距離２Ｑだけ
離れている。また、各センサ２５Ｒ，２５Ｇ，２５Ｂは
５０００画素で構威され、Ａ３サイズ短手方向を１６画
素／Ｍの解像度で読取り可能なものである。
これらの各センサ２５Ｒ，２５Ｇ，２５Ｂの出力は第１
３図に示すように各々独立に処理される。
３図に示すように各々独立に処理される。
まず、各センサ２５Ｒ，２５Ｇ，２５Ｂの出力は増幅器
２７Ｒ，２７Ｇ，２７Ｂにより増幅された後、Ａ／Ｄ変
換器２８Ｒ，２８Ｇ，２８Ｂによりデジタル信号に変換
される。この後、センサ２５ＲによるＲ系出力は遅延処
理手段２９Ｒにより距離２Ｑ分の遅延処理がなされ、セ
ンサ２５ＧによるＧ系出力は遅延処理手段２９Ｇにより
距離Ｃ分の遅延処理がなされ、センサ２５ＢによるＢ系
出力はそのまま、デジタル処理部３０に出力される。
２７Ｒ，２７Ｇ，２７Ｂにより増幅された後、Ａ／Ｄ変
換器２８Ｒ，２８Ｇ，２８Ｂによりデジタル信号に変換
される。この後、センサ２５ＲによるＲ系出力は遅延処
理手段２９Ｒにより距離２Ｑ分の遅延処理がなされ、セ
ンサ２５ＧによるＧ系出力は遅延処理手段２９Ｇにより
距離Ｃ分の遅延処理がなされ、センサ２５ＢによるＢ系
出力はそのまま、デジタル処理部３０に出力される。
このデジタル処理部３０からセンサ読取位置ずれ補正の
なされたＲ，Ｇ，８８ビットずつのデータが出力される
。
なされたＲ，Ｇ，８８ビットずつのデータが出力される
。
ここに、本実施例にあっては遅延処理手段２９Ｒ，２９
Ｇの内部回路を、前述した第ｌ図の場合と同様に構或す
ればよい。なお、遅延処理手段２９Ｒのほうが遅延処理
手段２９Ｇより２倍の遅延量が必要なので、ライトリセ
ット信号ＲＳＴＷ及びリードリセット信号ＲＳＴＲをＬ
レベルとする間隔を、遅延処理手段２９Ｒ側が遅延処理
手段２９Ｇ側の２倍となるようにすればよい。
Ｇの内部回路を、前述した第ｌ図の場合と同様に構或す
ればよい。なお、遅延処理手段２９Ｒのほうが遅延処理
手段２９Ｇより２倍の遅延量が必要なので、ライトリセ
ット信号ＲＳＴＷ及びリードリセット信号ＲＳＴＲをＬ
レベルとする間隔を、遅延処理手段２９Ｒ側が遅延処理
手段２９Ｇ側の２倍となるようにすればよい。
発明の効果
本発明は、上述したように複数のラインセンサ間の読取
位置ずれを補正するための遅延手段の入力側と出力側と
に各々データビット変換手段を設けたので、遅延手段と
してアナログ／デジタル変換手段とビット構成の異なる
安価なものを用いた場合であっても、遅延手段のメモリ
容量を有効に利用でき、よって、遅延手段をなすメモリ
個数を減らして省スペース設計、低コスト化を図ること
ができる。
位置ずれを補正するための遅延手段の入力側と出力側と
に各々データビット変換手段を設けたので、遅延手段と
してアナログ／デジタル変換手段とビット構成の異なる
安価なものを用いた場合であっても、遅延手段のメモリ
容量を有効に利用でき、よって、遅延手段をなすメモリ
個数を減らして省スペース設計、低コスト化を図ること
ができる。
第１図は本発明の第一の実施例を示す遅延処理手段のブ
ロック図、第２図はその動作を示すタイミングチャート
、第３図はカラー等倍センサの基本構成図、第４図はＣ
ＣＤセンサの基本構成図、第５図は千鳥配列のカラー等
倍センサの基本構成図、第６図はＣＯＤの内部構或を示
す回路図、第７図はカラー画像読取装置のブロック図、
第８図はデジタル処理部のブロック図、第９図はメモリ
動作制御用の各信号のタイミングチャート、第ｌＯ図は
本発明の第二の実施例を示すブロック図、第１１１１１
はその動作を示すタイミングチャート、第１２図は本発
明の第三の実施例を示すセンサ構成図、第１３図はブロ
ック図、第１４図は従来例を示すブロック図である。 ４・・・ラインセンサ、６・・・処理手段、７・・・ア
ナログ／デジタル変換手段、１７・・・遅延手段、１８
ａ，１８ｂ・・・データビット変換手段、１９．２０・
・・データビット変換手段、２ｌ・・・遅延手段、２２
ａ〜２２ｄ・・・データビット変換手段、２３ａ〜２３
ｃ，２４・・・データビット変換手段、２５・・・セン
サ、２７・・・処理手段、２８・・・アナログ／デジタ
ル変換手段
ロック図、第２図はその動作を示すタイミングチャート
、第３図はカラー等倍センサの基本構成図、第４図はＣ
ＣＤセンサの基本構成図、第５図は千鳥配列のカラー等
倍センサの基本構成図、第６図はＣＯＤの内部構或を示
す回路図、第７図はカラー画像読取装置のブロック図、
第８図はデジタル処理部のブロック図、第９図はメモリ
動作制御用の各信号のタイミングチャート、第ｌＯ図は
本発明の第二の実施例を示すブロック図、第１１１１１
はその動作を示すタイミングチャート、第１２図は本発
明の第三の実施例を示すセンサ構成図、第１３図はブロ
ック図、第１４図は従来例を示すブロック図である。 ４・・・ラインセンサ、６・・・処理手段、７・・・ア
ナログ／デジタル変換手段、１７・・・遅延手段、１８
ａ，１８ｂ・・・データビット変換手段、１９．２０・
・・データビット変換手段、２ｌ・・・遅延手段、２２
ａ〜２２ｄ・・・データビット変換手段、２３ａ〜２３
ｃ，２４・・・データビット変換手段、２５・・・セン
サ、２７・・・処理手段、２８・・・アナログ／デジタ
ル変換手段
Claims (1)
- 副走査方向の異なるライン上に配列させた複数のライン
センサと、各ラインセンサからの出力をアナログ信号処
理する処理手段と、この処理手段からの出力をデジタル
多値信号に変換するアナログ／デジタル変換手段と、こ
のアナログ／デジタル変換手段の出力ビット構成と異な
るビット構成で前記アナログ／デジタル変換手段からの
一部の出力を遅延させる遅延手段と、この遅延手段の入
力側と出力側との双方に設けたデータビット変換手段と
よりなることを特徴とする画像読取装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1239728A JPH03102955A (ja) | 1989-09-14 | 1989-09-14 | 画像読取装置 |
| GB9020033A GB2240003B (en) | 1989-09-14 | 1990-09-13 | Image reading device |
| DE4029246A DE4029246C2 (de) | 1989-09-14 | 1990-09-14 | Bildleseeinrichtung mit einer Anzahl Zeilensensoren |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1239728A JPH03102955A (ja) | 1989-09-14 | 1989-09-14 | 画像読取装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03102955A true JPH03102955A (ja) | 1991-04-30 |
Family
ID=17049046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1239728A Pending JPH03102955A (ja) | 1989-09-14 | 1989-09-14 | 画像読取装置 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH03102955A (ja) |
| DE (1) | DE4029246C2 (ja) |
| GB (1) | GB2240003B (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0553963A3 (en) * | 1992-01-31 | 1993-11-10 | Konishiroku Photo Ind | Signal processing method for output from a solid image sensor |
| GB2278765A (en) * | 1993-06-03 | 1994-12-07 | Eev Ltd | Imaging arrangements |
| DE19545484C2 (de) * | 1995-12-06 | 2002-06-20 | Deutsche Telekom Ag | Bildaufnahmeeinrichtung |
| DE19720785C1 (de) * | 1997-05-17 | 1998-10-15 | Deutsche Telekom Ag | Bildaufnahmeeinrichtung |
| WO2000055645A1 (en) * | 1999-03-15 | 2000-09-21 | Mamea Imaging Ab | Device and method relating to x-ray imaging |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58119261A (ja) * | 1982-01-08 | 1983-07-15 | Fuji Xerox Co Ltd | 画情報読取装置 |
| US4691114A (en) * | 1984-02-29 | 1987-09-01 | Canon Kabushiki Kaisha | Original reader with variable magnification and time delay |
| JPH01171361A (ja) * | 1987-12-25 | 1989-07-06 | Fuji Xerox Co Ltd | 原稿読取装置 |
| JP2785274B2 (ja) * | 1988-07-07 | 1998-08-13 | ソニー株式会社 | カラー画像読取装置 |
| JPH0739456B2 (ja) * | 1991-07-03 | 1995-05-01 | 東ソー株式会社 | ポリウレタン製造用アミン触媒組成物及びポリウレタンの製造法 |
-
1989
- 1989-09-14 JP JP1239728A patent/JPH03102955A/ja active Pending
-
1990
- 1990-09-13 GB GB9020033A patent/GB2240003B/en not_active Expired - Fee Related
- 1990-09-14 DE DE4029246A patent/DE4029246C2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| GB2240003B (en) | 1993-11-17 |
| DE4029246C2 (de) | 1993-12-23 |
| GB2240003A (en) | 1991-07-17 |
| DE4029246A1 (de) | 1991-03-28 |
| GB9020033D0 (en) | 1990-10-24 |
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