JP3253833B2

JP3253833B2 - 画像処理装置

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Publication number: JP3253833B2
Application number: JP25905495A
Authority: JP
Inventors: 政典森上
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1995-10-05
Filing date: 1995-10-05
Publication date: 2002-02-04
Anticipated expiration: 2015-10-05
Also published as: DE69617862T2; JPH09102866A; US5793496A; EP0767577A3; DE69617862D1; EP0767577B1; EP0767577A2

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ファクシミリや複
写機等の画像を拡大処理するための画像処理装置に関す
るものである。

【０００２】

【従来の技術】従来、ファクシミリや複写機等の画像を
拡大処理できる画像処理装置が知られている（特公昭６
１−４５４２８号公報参照）。このような画像処理装置
では、図２３に示すように、駆動回路９１より駆動クロ
ックΘ１１が送出され、電荷結合素子として知られるＣ
ＣＤ（Charge Coupled Device)等の受光素子９２が、上
記駆動クロックΘ１１によりアナログ画像データＶＡを
シリアルに出力するようになっている。デジタル変換回
路９３が、駆動クロックΘ１１により同期してシリアル
出力されたアナログ画像データを順次デジタル変換しデ
ジタル画像出力ＶＢを出力するようになっている。

【０００３】上記デジタル画像出力ＶＢを順次記憶する
記憶素子９４が、記憶素子９４の駆動用としてのクロッ
クΘ１２、クロックΘ１３およびアドレスが供給される
ように設けられている。上記クロックΘ１２、クロック
Θ１３およびアドレスを生成するアドレス生成回路９５
が、駆動クロックΘ１１をカウントし一定カウント毎に
駆動クロックΘ１１を間引き、クロックΘ１２を生成す
るように設けられている。

【０００４】記憶素子９４は、８ビット×２Ｋ＝２ＫＢ
以上となるランダムアクセスメモリが用いられ、拡大に
必要な画像信号をデータとして一時記憶するためのもの
である。記憶素子９４では、１０ビット以上のアドレス
（Ａ₀〜Ａ₉）と、書き込み制御信号（メモリライトク
ロック）と、読み出し制御信号（メモリリードクロッ
ク）と、８ビットのデータ入出力信号とが用いられてい
る。

【０００５】このような記憶素子９４に対して、記憶素
子９４のアドレスはライト時にはクロックΘ１１が、ア
ドレスカウント用クロックとして供給され、リード時に
は間引き処理されたクロックΘ１２が供給され、そのカ
ウント出力がアドレスとなり記憶素子９４に供給され
る。

【０００６】画像データを記憶素子９４に書き込むとき
は、画像データが順次記憶素子９４に１画素毎格納され
る。読み出すときは、アドレスカウント用としてのクロ
ックΘ１２によりアドレスを生成するため、５回に１回
間引くとクロック間引きされたＮ−４、Ｎ、Ｎ＋４で記
憶素子９４から同一データが２回読み出される。

【０００７】２値化処理回路９６では、記憶素子９４か
ら読み出された画像データＶＣが補正処理の上、２値化
される。このとき、２値化処理はクロックΘ１１により
処理されるため、結果として４画素毎に１画素が画素挿
入されたことになる。したがって、上記公報の構成で
は、画像の拡大が、拡大率＝５／４＝１２５％にて可能
になる。

【０００８】

【発明が解決しようとする課題】ところが、上記従来公
報の構成では、画像を拡大処理するために、記憶素子９
４が必要となることから、構成が複雑化し、コストアッ
プを招来するという問題を生じている。

【０００９】

【課題を解決するための手段】本発明の請求項１および
２記載の画像処理装置は、以上の課題を解決するため
に、画像を受光すると、上記画像に応じた各画素信号と
してのアナログ画像信号を発生するアレイ状のシフトレ
ジスタを有する受光素子が、第１クロックに応じてアナ
ログ画像信号をシリアルに出力するように設けられ、ア
ナログ画像信号が入力される変換手段が、第２クロック
に基づいて上記アナログ画像信号をデジタル画像信号に
変換するように設けられ、第１クロックおよび第２クロ
ックを生成する駆動手段が、第２クロックに対して間引
きした第１クロックを生成するように設けられている。

【００１０】上記の構成によれば、上記第１クロックが
第２クロックに対して間引くように駆動手段が設けられ
ているため、受光素子から上記第１クロックに応じてア
ナログ画像信号をシリアルに出力され、そのアナログ画
像信号が、変換手段によりデジタル画像信号に第２クロ
ックに応じて変換される際、上記の間引いた割合に応じ
て、デジタル画像信号を拡大することができる。

【００１１】つまり、上記構成では、受光素子が第１ク
ロックに応じてアナログ画像信号をシリアルに出力する
ため、上記第１クロックにおける間引かれた部分におい
て、受光素子のシフトレジスタによって上記受光素子の
アナログ画像信号の出力が保持される。このため、保持
されたアナログ画像信号を変換手段により第２クロック
に応じてデジタル画像信号に変換するときに、その間引
かれた部分に応じて、同様なデジタル画像信号が繰り返
して変換手段から出力され、画像を拡大処理したデジタ
ル画像信号を生成することが可能となる。

【００１２】本発明の請求項１記載の画像処理装置は、
さらに、駆動手段が、受光した画像に対し、拡大領域
と、非拡大領域とが設定されるときに、拡大領域に対し
ては第２クロックに対して間引きした第１クロックを生
成すると共に、非拡大領域に対しては上記第２クロック
よりクロック数の多い第３クロックを生成するように設
けられていることを特徴としている。

【００１３】上記の請求項１記載の構成によれば、画像
における拡大領域を上記のように拡大処理できると共
に、非拡大領域における受光素子の処理を、第２クロッ
クよりクロック数を多く設定した第３クロックによって
高速化できて、上記画像の全体の処理時間を、拡大を行
わない場合と同等程度に設定でき、拡大処理を行うこと
による、処理時間の遅延を軽減することができる。

【００１４】本発明の請求項３記載の画像処理装置は、
画像を受光すると、上記画像に応じた各画素信号として
のアナログ画像信号を発生する受光素子が、第１クロッ
クに応じてアナログ画像信号をシリアルに出力するよう
に設けられ、アナログ画像信号が入力される変換部材
が、第２クロックに基づいて上記アナログ画像信号を２
値化信号に変換するように設けられ、第１クロックおよ
び第２クロックを生成する駆動手段が、第２クロックに
対して間引きした第１クロックを生成するように設けら
れていることを特徴としている。

【００１５】上記の構成によれば、変換部材を用いた場
合においても、前述したように画像を拡大処理でき、拡
大処理のための構成を簡素化できる。

【００１６】

【発明の実施の形態】本発明の実施の一形態を実施の形
態１として図１ないし図３に基づいて説明すれば、以下
の通りである。ファクシミリ装置やデジタル複写機等の
画像処理装置では、図１に示すように、受光した画像
を、その各画素を示す各アナログ画像信号であるＣＣＤ
出力ＶＤに変換してシリアルに出力する受光素子として
のリニアＣＣＤ１と、上記ＣＣＤ出力ＶＤをデジタル画
像信号であるデジタル画像出力ＶＥに変換するデジタル
変換回路２と、上記リニアＣＣＤ１を制御するための第
１クロックとしてのＣＣＤ用駆動クロックΘ２、および
上記デジタル変換回路２を制御するための第２クロック
としての駆動クロックΘ３を生成する駆動手段としての
駆動回路３とが設けられている。

【００１７】その上、上記構成に対し、デジタル画像信
号を、ファクシミリ用としての２値化信号に変換する変
換部材としての２値化回路４を設けてもよい。このよう
な２値化回路４では、ＣＣＤ出力ＶＤを直接、２値化信
号に変換することも可能である。

【００１８】上記リニアＣＣＤ１は、多数のＣＣＤ素子
が線状のアレイ状に配列されたものであり、リニアＣＣ
Ｄ１上に結像された画像を受光して、上記画像をＣＣＤ
出力ＶＤに変換するものである。さらに、リニアＣＣＤ
１は、上記画像が再生された際における一走査線毎に、
各走査線における例えば左から右へ、各画素を走査して
各ＣＣＤ素子から順次経時的に、つまりシリアルに各Ｃ
ＣＤ出力ＶＤをＣＣＤ用駆動クロックΘ２に基づいてそ
れぞれ出力するようになっている。

【００１９】前記デジタル変換回路２は、ＣＣＤ出力Ｖ
Ｄが入力され、上記ＣＣＤ出力ＶＤをデジタル画像出力
ＶＥに駆動クロックΘ３に基づいて変換して出力するＡ
／Ｄコンバータを含むものである。

【００２０】前記駆動回路３は、水晶発振器等により発
生させたシステムクロックに基づく制御信号であるクロ
ックΘ１が入力され、クロックΘ１のカウントに基づい
てＣＣＤ駆動クロックΘ２、および駆動クロックΘ３を
それぞれ生成するＣＣＤ駆動クロック生成回路３ｂおよ
び駆動クロック生成回路３ａをそれぞれ有しており、受
光素子１、およびデジタル変換回路２に対し、ＣＣＤ駆
動クロックΘ２および駆動クロックΘ３をそれぞれ出力
するようになっている。

【００２１】そして、上記駆動回路３では、上記駆動ク
ロック生成回路３ａは、上記クロックΘ１のクロック数
を維持して上記クロックΘ１から駆動クロックΘ３を生
成するものである一方、前記ＣＣＤ駆動クロック生成回
路３ｂは、画像信号を拡大化するために、クロックΘ１
をカウントし、一定カウント毎に上記クロックΘ１を間
引いて、例えば、４回に１回間引いてＣＣＤ駆動クロッ
クΘ２を生成するものである。これにより、駆動回路３
では、ＣＣＤ駆動クロックΘ２は、駆動クロックΘ３の
クロック数に対して、間引いたクロック数にて生成され
るようになっている。

【００２２】次に、上記実施の形態１における動作につ
いて説明する。

【００２３】まず、駆動回路３に対しクロックΘ１が送
出される。駆動回路３はＣＣＤ駆動クロックΘ２を生成
する。リニアＣＣＤ１は、ＣＣＤ駆動クロックΘ２に基
づいて、各アナログ画像信号であるＣＣＤ出力ＶＤをシ
リアルに順次出力する。

【００２４】このとき、リニアＣＣＤ１では、例えば、
ＣＣＤ駆動クロックΘ２の立ち上がりが入力されない
と、リニアＣＣＤ１に内蔵のシフトレジスタが停止した
状態となるため、リニアＣＣＤ１からの出力は保持され
た状態が維持される。

【００２５】このようなリニアＣＣＤ１の特性から、リ
ニアＣＣＤ１の出力であるＣＣＤ出力ＶＤが出力された
時点にて、画像の拡大化を実行できる。例えば、４回に
１回、クロックΘ１を間引いて、ＣＣＤ駆動クロックΘ
２を生成し、そのＣＣＤ駆動クロックΘ２により上記リ
ニアＣＣＤ１を制御すると、図２に示すように、上記Ｃ
ＣＤ出力ＶＤにおいて、Ｎ−４、Ｎ、Ｎ＋４、…の各画
素目で出力がそれぞれホールドされる。

【００２６】このようなＣＣＤ出力ＶＤがシリアル入力
されるデジタル変換回路２では、上記ＣＣＤ出力ＶＤ
を、駆動クロックΘ３に同期して順次デジタル変換した
デジタル画像出力ＶＥを出力する。したがって、上記デ
ジタル画像出力ＶＥにおいて、クロックが間引きされた
箇所で４画素毎に１画素が画素挿入されたことになるこ
とにより、画像において、拡大率＝５／４＝１２５％が
可能となる。

【００２７】次に、他の拡大率を実現する場合、例えば
３回に１回、クロックΘ１を間引き、続いて４回に１
回、クロックΘ１を間引いてＣＣＤ駆動クロックΘ２を
生成することによる、画像の拡大率＝（Ｍ＋Ｎ）／（Ｍ
＋Ｎ−２）の場合について説明する。

【００２８】このような間引き方法を繰り返して生成さ
れたＣＣＤ駆動クロックΘ２によりリニアＣＣＤ１を制
御すると、図３に示すように、受光素子１からの出力で
あるＣＣＤ出力ＶＤにおいて、Ｎ−５、Ｎ−２、Ｎ、Ｎ
＋３、…の各画素目で出力がそれぞれホールドされる。

【００２９】このようなＣＣＤ出力ＶＤがシリアル入力
されるデジタル変換回路２では、上記ＣＣＤ出力ＶＤ
を、駆動クロックΘ３に同期して順次デジタル変換した
デジタル画像出力ＶＥを出力する。

【００３０】したがって、上記デジタル画像出力ＶＥに
おいて、クロックが間引きされた箇所で４画素に１画
素、続いて３画素に１画素がそれぞれ画素挿入され、そ
れらが繰り返されることになる。これにより、画像にお
いて、拡大率＝７／５＝１４０％が可能となる。

【００３１】このように上記実施の形態１の構成では、
従来、画像の拡大処理のために必要であった記憶素子や
そのための制御回路を省いて、画像を拡大処理できるの
で、構成を簡素化できて、コストダウンを図ることがで
きる。また、従来のように、記憶素子に対する書き込
み、および記憶素子からの読み出し処理を省くことがで
きるため、画像の拡大化を高速化できる。

【００３２】次に、本発明の実施の他の形態を実施の形
態２として、図４ないし図６に基づいて説明する。な
お、上記実施の形態１において説明した部材と同様の機
能を有する部材については、同一の部材番号を付与し
て、その説明を省いた。

【００３３】画像処理装置では、図４に示すように、上
記デジタル画像出力ＶＥが入力される変換部材としての
２値化回路４が、上記デジタル画像出力ＶＥをファクシ
ミリ等に用いられる２値化信号に駆動クロックΘ３に基
づいて変換して出力するように設けられ、デジタル変換
回路２に対してはＣＣＤ駆動クロックΘ２’が入力され
るようになっている。

【００３４】このような画像処理装置では、例えば、拡
大率１２５％を実行する場合、図５に示すように、デジ
タル変換回路２に対して、ＣＣＤ駆動クロックΘ２と同
様に間引きされた駆動クロックΘ２’を入力し、上記駆
動クロックΘ２’に基づいて、リニアＣＣＤ１から入力
されたＣＣＤ出力ＶＤをデジタル画像出力ＶＥに変換す
ると、間引きされた箇所でデジタル画像出力ＶＥの出力
がホールドされる。

【００３５】このデジタル画像出力ＶＥを、順次、２値
化回路４で、間引いていない駆動クロックΘ３にて２値
化処理すると、クロック間引きされた箇所で画素挿入さ
れて２値化されたことになり、駆動クロックΘ３が入力
された前述のデジタル変換回路２での画像の拡大の効果
と同様の効果が上記画像処理装置において得られること
になる。

【００３６】また、上記画像処理装置では、例えば拡大
率１４０％を実行する場合、図６に示すように、前述と
同様に、２値化回路４を用いても画像の拡大を行うこと
が可能となる。

【００３７】次に、本発明の実施の他の形態を実施の形
態３として、図７および図８に基づいて説明する。な
お、上記実施の形態１および２において説明した部材と
同様の機能を有する部材については、同一の部材番号を
付与して、それらの説明を省いた。

【００３８】形態１および形態２のような画像処理装置
においては、記憶容量等の点から、処理できる画像信号
の範囲に制限を有することが多い。したがって、拡大率
が大きくなればなるほど拡大可能な領域幅は小さくなる
ことから、リニアＣＣＤ１による画像の読み取り処理の
主走査の制御および処理を一定周期で処理する場合、ｃ
₁＝非拡大部におけるリニアＣＣＤ１の画像出力時間
（１画素）、ｃ＝リニアＣＣＤ１の画像出力時間（１画
素）、ｄ＝読み取り画像の拡大率とすると、ｃ_１＜ｃ／
ｄの条件を満たすような高速画像処理が必要になる。

【００３９】まず、上記の条件について説明する。ａ＝読み取り原稿の主走査長ｂ＝読み取り装置の主走査１ラインの処理時間ｃ＝リニアＣＣＤ１の画像出力時間（１画素）ｄ＝読み取り画像の拡大率ｅ＝読み取り画像の拡大範囲の幅ｆ＝主走査解像度（画素／ｍｍ）ｃ_１＝非拡大部におけるリニアＣＣＤ１の画像出力時
間（１画素）とすると、拡大処理を実行した場合においては、拡大範
囲ｅにおてい拡大率ｄにより画素挿入が行われた際の画
素数はｄ×ｅ×ｆとなり、拡大されない範囲の画素数
は、（ａ−ｅ）×ｆとなり、総計ｆ×（ａ−ｅ＋ｄ×
ｅ）となる一方、拡大しない場合の総画素数が、ｆ×ａ
×ｃであるから、拡大した場合において、処理画素数
が、ｆ×（ｄ−１）×ｅ×ｃの分、増加することにな
る。

【００４０】この増加した処理画素数の処理時間を結果
的にキャンセルするには、拡大しない領域の画像をより
高速に処理すればよく、この拡大しない領域で、より高
速の画像処理が必要となる。

【００４１】すなわち、この拡大しない領域における画
像処理は、ｆ×ａ×ｃ₁＋ｆ×（ｄ−１）×ｅ×ｃ＝ｆ
×（ａ×ｃ₁＋（ｄ−１）×ｅ×ｃ）となる。

【００４２】これが、拡大しないときの処理時間を越え
ないように設定する必要があることから、ｆ×（ａ×ｃ
₁＋（ｄ−１）×ｅ×ｃ）＜ｆ×ａ×ｃとなればよく、
よって、ｃ₁＜（ａ−（ｄ−１）×ｅ）×ｃ／ａとな
る。

【００４３】記録処理を考慮に入れた場合、拡大領域を
記録範囲幅における最大限値に拡大することが多く、こ
のとき、読み取り幅も記録幅も同一サイズの場合、ａ＝
ｄ×ｅとなることから、ｃ₁＜（ｄ×ｅ−（ｄ−１）×
ｅ）×ｃ／ｄ×ｅ、すなわち、ｃ₁＜ｃ／ｄに応じた高
速画像処理が必要になる。

【００４４】例えば、拡大率を２倍（ｄ＝２）、リニア
ＣＣＤ１の画像出力時間（１画素）（ｃ＝１μｓｅｃ：
１ＭＨｚ）とすると、上述したとおり、拡大しない領域
では、リニアＣＣＤ１の画像出力時間（１画素）を、ｃ
＝０．５μｓｅｃ（２ＭＨｚ）に設定する必要がある。

【００４５】このため、図７に示すように、システムク
ロックを分周してそれぞれ出力するクロック分周回路５
が、例えばクロックΘ４（クロック周波数２ＭＨｚ）を
さらに分周して、クロックΘ５（クロック周波数１ＭＨ
ｚ）を生成して出力するように設けられている。

【００４６】上記クロック分周回路５からの各クロック
Θ４・Θ５が入力され、それらを選択して出力するため
のクロックセレクタ６が設けられている。さらに、クロ
ック分周回路５からのクロックΘ４が入力され、クロッ
クΘ４をカウントすることにより、上記クロックセレク
タ６を制御する領域判定回路７が設けられている。

【００４７】上記領域判定回路７における拡大領域を判
定するための各カウント数を格納しておく拡大領域開始
レジスタ８と、拡大領域終了レジスタ９とがそれぞれ設
けられている。

【００４８】このような領域判定回路７では、クロック
分周回路５からのクロックΘ４をカウントし、そのカウ
ント値を拡大領域開始レジスタ８に格納された開始値
（ＳＴＲ）と、拡大領域終了レジスタ９に格納された終
了値（ＥＮＤ）とをそれぞれ比較しており、上記カウン
ト値が開始値（ＳＴＲ）を越えると、拡大領域を制御す
る制御信号（GATE1 ）をハイレベルに設定する一方、上
記カウント値が上記終了値（ＥＮＤ）を越えると、制御
信号（GATE1 ）をローレベルに設定する。

【００４９】クロックセレクタ６は、上記制御信号（GA
TE1 ）により制御され、駆動回路３に対しクロックΘ１
を複数のクロック周波数にてそれぞれ供給するようにな
っている。

【００５０】この駆動回路３は、図８に示すように、制
御信号（GATE1 ）がハイレベルのときに前述のようにク
ロックΘ１の間引き、または上記クロックΘ１を分周し
たクロックの間引きを行う一方、制御信号（GATE1 ）が
ローレベルのときに入力されたクロックΘ１をそのま
ま、第３クロックとしてのＣＣＤ駆動クロックΘ２とし
て出力し、非拡大領域におけるＣＣＤ出力ＶＤを高速に
て掃き出させる、つまり読み出すことで、１ライン当り
の画像処理時間内にＣＣＤ出力ＶＤをリニアＣＣＤ１よ
り取り出すことが可能となるようになっている。

【００５１】このようにして取り出されたＣＣＤ出力Ｖ
Ｄを、駆動クロックΘ３によりデジタル変換回路２にお
いてデジタル変換することで、ＣＣＤ駆動クロックΘ２
による間引き箇所に画素を挿入し、制御信号（GATE1 ）
がハイレベルの区間において、所定の拡大されたデジタ
ル画像出力ＶＥが得られる。

【００５２】このような各レジスタ８・９の設定は、操
作者が、例えばＢ５サイズの用紙をＡ４サイズの用紙に
拡大するというようにマニュアルにて入力してもよい
し、また、例えばＡ４用紙の上半分といったように予め
拡大領域を設定して、拡大処理の実行を示す入力が操作
者によって入力するようにしてもよい。

【００５３】また、スキャナー上での例えばＢ５用紙の
設定に対しＡ４用紙への画像形成を用紙設定等により設
定されたときに上記各設定を検出して自動的に拡大領域
と非拡大領域とがそれぞれ設定されるように構成しても
よい。

【００５４】次に、上記の実施の各形態１〜３における
各部材について、以下、図９ないし図２２に基づいてさ
らに詳細に説明する。リニアＣＣＤ１は、図９に示すよ
うに、ＣＣＤイメージセンサであって、線状のアレイ状
に配列されたホトダイオード（光電変換部）１１を中心
に、それらを上下にそれぞれ挟んだホトゲート（電荷転
送路）１２、さらにそれらを挟むように線状のアレイ状
に設けられた各ＣＣＤシフトレジスタ（電荷結合素子か
らなるレジスタ）１３から構成されている。

【００５５】リニアＣＣＤ１に対して入射された光は、
ホトダイオード１１で光電変換され、電気信号に変換さ
れた上、ホトゲート１２で電荷蓄積される。この蓄積電
荷は、図１０に示すように、電荷転送信号ΘＴにより奇
数番目、偶数番目の画素電荷に別れて、上下のＣＣＤレ
ジスタ１３に転送された上、転送信号Θ２・Θ２バーに
より、ＣＣＤレジスタ１３内部を、出力ゲート１４に向
かって１ビットずつ転送されるようになっている。

【００５６】転送されてＣＣＤレジスタ１３より出力さ
れた電荷は、出力ゲート１４で、再度奇数番目、偶数番
目の順に合成、元通りの順番に配列され、後段の出力ア
ンプ１５により増幅された上、出力される。

【００５７】このようなリニアＣＣＤ１の出力には、ス
イッチングノイズを含んでおり、上記スイッチングノイ
ズを除去するために、後段にて上記出力に対するサンプ
リング処理が必要となる。

【００５８】このため、前記のデジタル変換回路２は、
図１１に示すように、ＣＣＤ出力ＶＤが入力されるバッ
ファアンプ２１と、そのパッファアンプ２１からの信号
が入力され、ＣＣＤ出力ＶＤに含まれるスイッチングノ
イズを除去するためのサンプリング回路２２と、このサ
ンプリング回路２２からの信号が入力されるバッファア
ンプ２３と、このバッファアンプ２３からのアナログ信
号を多値（テジタル）データであるデジタル画像出力Ｖ
Ｅに変換して出力するＡ／Ｄコンバータ２４とを有して
いる。図１１以下の図面における各ブロック図では、互
いに交差した２線間が相互に電気的に接続されていると
き、その交差点を黒丸にて示した。

【００５９】上記各バッファアンプ２１・２３は、オペ
アンプからなり、その出力を一方の入力端子に帰還させ
ることにより、増幅倍率が１に設定され、出力インピー
ダンスを低下させて、それぞれ後段の各サンプリング回
路２２およびＡ／Ｄコンバータ２４の動作を安定化する
ためのものである。

【００６０】サンプリング回路２２は、サンプリングク
ロックに基づいてＣＣＤ出力ＶＤからの信号を断接する
アナログスイッチ２５と、上記アナログスイッチ２５が
ＯＮ時に電荷を蓄積するコンデンサ２６とを有してお
り、サンプリングクロックによるアナログスイッチ２５
がＯＮ／ＯＦＦし、ＣＣＤ出力ＶＤの有効出力部分をサ
ンプリングし、上記ＣＣＤ出力ＶＤに含まれる前記スイ
ッチングノイズを除去できるようになっている。

【００６１】すなわち、上記サンプリングクロックの立
ち上げは、図１２に示すように、ＣＣＤ出力ＶＤがクロ
ックΘ２に基づいて生成されていることから、ＣＣＤ出
力ＶＤにおける想定される有効出力区間の開始時と同期
するように設定されている一方、Ａ／Ｄ変換クロックで
ある駆動クロックΘ３は、サンプリング回路２２からの
出力における想定される有効出力区間の開始時と同期す
るように設定されており、よって、上記デジタル変換回
路２は確実に前記スイッチングノイズを除去できると共
にデジタル化も確実化できるものとなっている。

【００６２】前記２値化回路４としては、図１３に示す
ように、光学歪み補正回路４１と、２値化スライス値レ
ジスタ４２、白黒判定用の比較回路４３を有するものを
用いることができる。

【００６３】上記光学歪み補正回路４１は、リニアＣＣ
Ｄ１における結像させるためのマイクロレンズの周辺部
の光量の低下に基づく出力の歪みであるシェーディング
を補正のためのアドレスをカウントして出力するアドレ
スカウンタ４４と、そのアドレスカウンタ４４からのア
ドレスに応じて、デジタル画像出力ＶＥにおけるシェー
ディング補正のための歪み補正データを記憶させておく
ＲＡＭ等の記憶素子４５と、デジタル画像出力ＶＥを上
記補正データによって割り算処理を実行することによ
り、上記デジタル画像出力ＶＥに対してシェーディング
補正を行う補正回路４６とを有している。

【００６４】このような２値化回路４では、比較回路４
３が上記補正回路４６からのデジタル画像出力と２値化
スライス値レジスタ４２に格納された判定基準となるレ
ベルとを比較して２値化出力を出力するようになってい
る。

【００６５】実施の形態１における駆動回路３として
は、図１４および図１５に示すように、システムクロッ
ク（CLK-S)を、８分周してクロック（Θ１) として出力
し、２分周してタイミング調整用クロック（CLK-2)とし
て出力するクロック分周回路３１が設けられている。

【００６６】また、間引きカウンタ３２にて、上記クロ
ックΘ１をカウントし、５カウント毎の間引き信号（CO
UNT5) を発生させ、上記間引き信号（COUNT5) とクロッ
クΘ１とをＡＮＤ回路３３によりＡＮＤ論理にて出力す
ることにより、間引きクロック(COUNT5A) を生成する。

【００６７】この間引きクロック(COUNT5A) を２分周ク
ロックであるタイミング調整用クロック（CLK-2)を用
い、フリップフロップ３４にてタイミング調整して前述
のＣＣＤ駆動クロックΘ２およびそれを反転させたＣＣ
Ｄ駆動クロックΘ２バーをそれぞれ生成する。

【００６８】また、クロックΘ１が入力されるタイマー
３５により、上記クロックΘ１をカウントして、例えば
５ｍｓ毎に立ち上がるパルスである前述のΘＴを生成
し、そのΘＴが電荷転送信号としてリニアＣＣＤ１に供
給されるようになっている。

【００６９】このようなＣＣＤ駆動クロックΘ２および
それを反転させたＣＣＤ駆動クロックΘ２バーでは、例
えば５回に１回クロック数が間引かれており、このよう
な各駆動クロックΘ２およびΘ２バーにより駆動される
リニアＣＣＤ１では、光電変換された電荷をＣＣＤレジ
スタ１３内を１ビットずつシフトさせているため、この
５回に１回間引かれた箇所では、１画素前の出力の状態
が保持される。

【００７０】また、上記駆動回路３では、クロックΘ１
とタイミング調整用クロック（CLK-2)とがそれぞれ入力
され、間引かない駆動クロックΘ３を生成するフリップ
フロップ３６が設けられている。

【００７１】さらに、上記駆動回路３においては、クロ
ックΘ１とタイミング調整用クロック（CLK-2)とを用
い、フリップフロップ３７、ＡＮＤ回路３８およびＡＮ
Ｄ回路３９によって前述のサンプリングクロックおよび
Ａ／Ｄ変換クロックをそれぞれ生成し、図１に示す前記
デジタル変換回路２に対してそれぞれ出力するようにな
っている。

【００７２】このデジタル変換回路２では、サンプリン
グクロックのクロック−HI区間でコンデンサー２６内に
充電することで、ＣＣＤ出力ＶＤからスイッチングノイ
ズを除去するためのデータサンプリングを行った後、そ
のＣＣＤ出力ＶＤに対し、上記Ａ／Ｄ変換クロックが供
給されたＡ／Ｄコンバータ２４にて、上記Ａ／Ｄ変換ク
ロックの立ち上がりでＡ／Ｄ変換値を出力すると、間引
きされた箇所で同一のＣＣＤ出力ＶＤを２回デジタル変
換した多値データであるデジタル画像出力ＶＥが得られ
ることになる。

【００７３】前記の実施の形態２における駆動回路で
は、図１６および図１７に示すように、図１４に示す駆
動回路に対し、ＡＮＤ回路３８の出力と、ＡＮＤ回路３
３からの出力（COUNT5A)をインバータ４０を介した出力
とが入力されるＡＮＤ回路４７がサンプリングクロック
を出力するように設けられている。

【００７４】さらに、上記の実施の形態２における駆動
回路では、出力（COUNT5A)がＤ入力端子に入力され、ク
ロック（CLK2）がＣＫ入力端子に入力されるフリップフ
ロップ４８が設けられ、上記フリップフロップ４８のＱ
バー出力と、前記のＡＮＤ回路３９からの出力とが入力
されたＡＮＤ回路４９がＡ／Ｄ変換クロックを出力する
ように設けられている。

【００７５】このような駆動回路では、サンプリングク
ロックおよびＡ／Ｄ変換クロックは、駆動クロックΘ２
と同様に間引かれており、よって、得られたデジタル画
像出力ＶＥにおいても、駆動クロックΘ２における間引
かれた箇所に応じた信号となっているが、このようなデ
ジタル画像出力ＶＥを、フリップフロップ３６からのＱ
出力である駆動クロックΘ３に基づいて２値化すること
により、拡大処理された２値化信号が得られる。

【００７６】次に、前記の実施の形態３における各部材
について、さらに詳細に説明すると、まず、前記のクロ
ック分周回路５は、図１８に示すように、上述のクロッ
クの分周と同様に、８分周クロックによる１画素処理の
クロックシステムと、４分周クロックによる１画素処理
の高速周波数クロックシステムとの２系統クロックをク
ロックセレクタ６に対して出力する回路である。

【００７７】前述のクロックセレクタ６は、領域判定回
路７からの制御信号（GATE1 ）により駆動クロックΘ２
を高速クロック系と低速クロック系とに互いに切り替え
ることができるようになっている。高速クロック系で
は、制御信号（GATE1 ）がローのときシステムクロック
（CLK-S)の４分周を駆動クロックΘ２とし、低速クロッ
ク系では制御信号（GATE1 ）がハイのときシステムクロ
ック（CLK-S)の８分周を駆動クロックΘ２としている。

【００７８】図１９および図２０に示すように、前記拡
大領域開始レジスタ８、拡大領域終了レジスタ９および
領域判定回路７では、システムクロック（CLK-S)を４分
周したクロックΘ４を、１１ビットカウンタ回路７１に
よりカウントし、そのカウント出力０₀〜０₁₀が、比較
回路７２のＡ端子および比較回路７３のＤ端子にそれぞ
れ入力される。

【００７９】また、拡大領域開始レジスタ８には予め開
始カウント値（STRG) が設定されており、その開始カウ
ント値（STRG) が上記比較回路７２のＢ端子に入力され
る。比較回路７２では、Ａ端子に入力されたカウント出
力と開始カウント値（STRG)とを比較し、カウント出力
が開始カウント値（STRG) 以上となると、上記比較回路
７２の出力端子Ｃがローレベルからハイレベルに変更さ
れる。

【００８０】拡大領域終了レジスタ９には予め終了カウ
ント値（ENDG) が設定されており、その終了カウント値
（ENDG) が前記比較回路７３のＥ端子に入力される。比
較回路７３では、Ｄ端子に入力されたカウント出力と終
了カウント値（ENDG) とを比較し、カウント出力が終了
カウント値（ENDG) 以上となると、上記比較回路７３の
出力端子Ｆがローレベルからハイレベルに変更される。

【００８１】このような出力端子Ｃの出力は、ＡＮＤ回
路７４の一方の入力端子に入力される一方、出力端子Ｆ
からの出力は、インバータ７５を介して上記ＡＮＤ回路
７４の他方の入力端子に入力されることにより、拡大領
域を示す前述の制御信号（GATE1 ）が、開始カウント値
（STRG) および終了カウント値（ENDG) に基づいて生成
される。

【００８２】前述の実施の形態３における駆動回路に
は、図２１および図２２に示すように、駆動回路におけ
るフリップフロップ３６の出力Ｑが、一方の入力端子に
入力されるＡＮＤ回路５０が、上記ＡＮＤ回路５０の他
方の端子に前述の制御信号（GATE1 ）が入力されて設け
られている。

【００８３】さらに、上記駆動回路では、フリップフロ
ップ３４のＤ入力端子に対し、制御信号（GATE1 ）がハ
イレベル（HI）のときにＡＮＤ回路３３からの出力を入
力する一方、制御信号（GATE1 ）がローレベル（LO）の
ときにクロックΘ１を入力するように、上記制御信号
（GATE1 ）に応じて選択するスイッチ５１が設けられて
いる。

【００８４】この駆動回路では、制御信号（GATE1 ）が
ローレベルのときにはＡＮＤ回路５０の出力である駆動
クロックΘ３がローレベルを維持すると共に、スイッチ
５１により駆動クロックΘ２およびΘ２バーが間引きし
ない高速クロックとなっているので、拡大しない領域で
のリニアＣＣＤ１に対して蓄積された各電荷を迅速に解
消、つまり高速に掃き出すことが可能となっている。

【００８５】一方、制御信号（GATE1 ）がハイレベルの
ときにはＡＮＤ回路５０の出力が、間引きしていない駆
動クロックΘ３となると共に、駆動クロックΘ２および
Θ２バーが間引きしたクロックとなる。

【００８６】このことから、駆動回路３では、拡大処理
を行う領域においてのみ、デジタル変換回路２および２
値化回路４を制御するための駆動クロックΘ３が発生さ
れることになる。このような制御により、非拡大領域で
の、ノイズとなる不要なデジタル信号が、デジタル変換
回路２や２値化回路４から出力されることが確実に防止
できると共に、拡大領域での拡大処理を適切な駆動クロ
ックを最適化できることから円滑化できるものとなって
いる。

【００８７】

【発明の効果】本発明の請求項１および２記載の画像処
理装置は、以上のように、画像を受光すると、上記画像
に応じた各画素信号としてのアナログ画像信号を発生す
るアレイ状のシフトレジスタを有する受光素子が、第１
クロックに応じてアナログ画像信号をシリアルに出力す
るように設けられ、アナログ画像信号が入力される変換
手段が、第２クロックに基づいて上記アナログ画像信号
をデジタル画像信号に変換するように設けられ、第１ク
ロックおよび第２クロックを生成する駆動手段が、第２
クロックに対して間引きした第１クロックを生成するよ
うに設けられている構成である。

【００８８】それゆえ、上記構成は、従来、拡大処理の
ために必要であった記憶素子およびその制御回路を省い
ても、画像を拡大処理することが可能となるので、構成
を簡素化できて、安価にできるものとなるという効果を
奏する。

【００８９】本発明の請求項１記載の画像処理装置は、
さらに、駆動手段は、受光した画像に対し、拡大領域
と、非拡大領域とが設定されるときに、拡大領域に対し
ては第２クロックに対して間引きした第１クロックを生
成すると共に、非拡大領域に対しては上記第２クロック
よりクロック数の多い第３クロックを生成するように設
けられている構成である。

【００９０】それゆえ、上記構成では、さらに、非拡大
領域における受光素子の処理を、第２クロックよりクロ
ック数を多く設定した第３クロックによって高速化でき
て、上記画像の全体の処理時間を、拡大を行わない場合
と同等程度に設定でき、拡大処理を行うことによる、処
理時間の遅延を軽減することができるという効果を奏す
る。

【００９１】本発明の請求項３記載の画像処理装置は、
画像を受光すると、上記画像に応じた各画素信号として
のアナログ画像信号を発生する受光素子が、第１クロッ
クに応じてアナログ画像信号をシリアルに出力するよう
に設けられ、アナログ画像信号が入力される変換部材
が、第２クロックに基づいて上記アナログ画像信号を２
値化信号に変換するように設けられ、第１クロックおよ
び第２クロックを生成する駆動手段が、第２クロックに
対して間引きした第１クロックを生成するように設けら
れている構成である。

【００９２】それゆえ、上記構成は、２値化信号を生成
するための変換部材を設けた場合においても、従来、拡
大処理のために必要であった記憶素子およびその制御回
路を省いても、画像を拡大処理することが可能となるの
で、構成を簡素化できて、安価にできるものとなるとい
う効果を奏する。

【図面の簡単な説明】

【図１】本発明の実施の形態１の画像処理装置のブロッ
ク図である。

【図２】上記画像処理装置における各部材における拡大
処理時の動作を示すタイミングチャートである。

【図３】上記画像処理装置における各部材における他の
拡大処理時の動作を示すタイミングチャートである。

【図４】本発明の実施の形態２の画像処理装置のブロッ
ク図である。

【図５】上記画像処理装置における各部材における拡大
処理時の動作を示すタイミングチャートである。

【図６】上記画像処理装置における各部材における他の
拡大処理時の動作を示すタイミングチャートである。

【図７】本発明の実施の形態３の画像処理装置のブロッ
ク図である。

【図８】上記画像処理装置における各部材における拡大
処理時の動作を示すタイミングチャートである。

【図９】上記画像処理装置におけるリニアＣＣＤの構成
図である。

【図１０】上記リニアＣＣＤのタイミングチャートであ
る。

【図１１】上記デジタル変換回路のブロック図である。

【図１２】上記デジタル変換回路のタイミングチャート
である。

【図１３】上記画像処理装置における２値化回路のブロ
ック図である。

【図１４】上記画像処理装置における駆動回路のブロッ
ク図である。

【図１５】上記駆動回路のタイミングチャートである。

【図１６】本発明の実施の形態２における画像処理装置
の駆動回路のブロック図である。

【図１７】上記駆動回路のタイミングチャートである。

【図１８】本発明の実施の形態３における画像処理装置
のクロック分周回路およびクロックセレクタのブロック
図である。

【図１９】上記画像処理装置における領域判定回路のブ
ロック図である。

【図２０】上記領域判定回路のタイミングチャートであ
る。

【図２１】上記画像処理装置の駆動回路のブロック図で
ある。

【図２２】上記駆動回路のタイミングチャートである。

【図２３】従来の画像処理装置のブロック図である。

【符号の説明】

１リニアＣＣＤ（受光素子）２デジタル変換回路（変換手段）３駆動回路（駆動手段）４２値化回路（変換部材）

Claims

(57)【特許請求の範囲】

【請求項１】画像を受光すると、上記画像に応じた各画
素信号としてのアナログ画像信号を発生する受光素子
が、第１クロックに応じてアナログ画像信号をシリアル
に出力するように設けられ、アナログ画像信号が入力される変換手段が、第２クロッ
クに基づいて上記アナログ画像信号をデジタル画像信号
に変換するように設けられ、第１クロックおよび第２クロックを生成する駆動手段
が、第２クロックに対して間引きした第１クロックを生
成するように設けられている画像処理装置であって、駆動手段は、さらに、受光した画像に対し、拡大領域
と、非拡大領域とが設定されるときに、拡大領域に対し
ては第２クロックに対して間引きした第１クロックを生
成すると共に、非拡大領域に対しては上記第２クロック
よりクロック数の多い第３クロックを受光素子の制御用
として生成するように設けられていることを特徴とする
画像処理装置。
【請求項２】受光素子は、アレイ状に配列されたシフト
レジスタを有することを特徴とする請求項１記載の画像
処理装置。
【請求項３】画像を受光すると、上記画像に応じた各画
素信号としてのアナログ画像信号を発生する受光素子
が、第１クロックに応じてアナログ画像信号をシリアル
に出力するように設けられ、アナログ画像信号が入力される変換部材が、第２クロッ
クに基づいて上記アナログ画像信号を２値化信号に変換
するように設けられ、第１クロックおよび第２クロックを生成する駆動手段
が、第２クロックに対して間引きした第１クロックを生
成するように設けられていることを特徴とする画像処理
装置。