JP2866614B2 - 蓄積型光電変換素子の制御方法 - Google Patents
蓄積型光電変換素子の制御方法Info
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、ＣＰＵ（中央処
理演算装置）により作られる基本クロックで駆動される
蓄積型光電変換素子において、光電変換・蓄積，転送，
保持，読出しのモードサイクルで画像情報を読取る場合
の効率的な蓄積型光電変換素子の制御方法に関する。 【０００２】 【従来の技術】集積回路を中心とする固体デバイス技術
の大きな発展の中で、蓄積型光電変換素子も急速な発展
を遂げているが、まだそれ自体としては満足のいくもの
ではなく、これを応用する側での工夫がかなり必要で、
そのため画像情報読取装置としては複雑で高価なものと
なってしまっている。 【０００３】図３は蓄積型光電変換素子によって画像を
読取る場合に、現在一般的に多く採用されている回路系
のブロック図を示している。これは蓄積型光電変換素子
としてＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖ
ｉｃｅ）で成るイメージセンサ１０を用いた場合であ
り、画像情報はイメージ部１１にて駆動信号ＣＫに同期
して光電変換・蓄積（ＩＡ）された後、保持部１２に転
送（ＴＡ）される。そして、保持部１２に一旦蓄えられ
た電荷は標準の走査方式で転送され、読出レジスタ１３
から画像信号ＰＳとして読出される（ＲＡ）。これらの
光電変換・蓄積（ＩＡ），転送（ＴＡ），蓄積及び読出
し（ＲＡ）のサイクルは、駆動信号発生部１から出力さ
れる所定周波数の駆動信号ＣＫにより一律に制御される
が、そのタイミングは図４に示すようになっている。す
なわち、駆動信号ＣＫによりタイミングをとりながら、
先ず画像Ｇ１の画像を読取る場合の読取サイクルとし
て、光電変換・蓄積（ＩＡ）及び転送（ＴＡ）が終了し
たところで（時点ｔ１）、保持された画像情報（Ｇ１）
の読出（ＲＡ）を行なうと共に、次の画像Ｇ２の画像の
読取サイクルが開始される。また、画像Ｇ２の画像情報
の転送，保持が終了した時点ｔ２に、保持されている画
像情報（Ｇ２）の読出（ＲＡ）を行なうと共に、次の画
像Ｇ３の読取サイクルを開始し、以下同様の動作が順次
繰返される。 【０００４】ところで、これら各サイクルを制御する駆
動信号ＣＫの周波数としては、数１００ＫＨｚから数Ｍ
Ｈｚ程度の高い周波数が要求される。これは、このクロ
ック信号ＣＫの周波数が低いと蓄積時間及び転送時間が
長くなるので、暗電流の増加とかスミアが発生してしま
う等の画像データの品質劣化の原因を生じるからであ
る。 【０００５】このためにクロック信号ＣＫの周波数を高
くとる必要があり、周辺回路素子も同様に速いスピード
性能が要求されることになる。このため、どうしても画
像情報読取装置としては全体として高価なものとなって
しまう。つまり、イメージセンサ１０の駆動信号である
駆動信号ＣＫの周波数を低くすれば、トータルの処理時
間が遅くなるだけでなく、暗電流やスミア等の品質劣化
の問題を生じ、品質劣化を防止するために駆動信号ＣＫ
の周波数を大きくすれば、それに応じた速度で画像信号
ＰＳが出力されることになり、画像処理系との処理速度
のマッチングをとるためのサンプル・ホールド回路が必
要となったり、高速のＡＤ変換器を使用しなければなら
ないといった不都合を生じるのである。 【０００６】このため、図５に示すように駆動信号発生
部１からの駆動信号ＣＫの周波数を高低で切換え、イメ
ージセンサ１０の光電変換・蓄積，転送及び保持のモー
ドでは高い周波数ｆ１を用い、読出しのモードの時にの
み低い周波数ｆ２を用いる２周波駆動方法も提案されて
いる。すなわち、先ず第１画面Ｈ１においては高周波ｆ
１で光電変換・蓄積，転送及び保持の駆動を行ない、転
送，保持が終了した時点ｔ１０からの読出しは低周波ｆ
２で行なう。そして、画面Ｈ１の読出しを行なっている
間、次の画面ＨＨ１の画像情報が光電変換・蓄積，転
送，保持されるが、この蓄積電荷は低周波ｆ２によるも
のであるために暗電流の増加で品質が悪い。このため、
低周波ｆ２の間に蓄積された画面ＨＨ１の電荷は画像信
号ＰＳとして用いず、時点ｔ１１から高周波ｆ１で駆動
して画面ＨＨ１の電荷の読出しを行なうと共に、次の画
面Ｈ２について電荷蓄積を行なう。この画面Ｈ２につい
ての読出しは低周波ｆ２で行ない、この時に蓄積された
画面ＨＨ２の画像情報は画像信号ＰＳとして用いないよ
うにする。以下同様に、高周波ｆ１で光電変換・蓄積，
転送及び保持を行ない、低周波ｆ２で蓄積電荷の読出し
を行なうと共に、低周波ｆ２の読出し時に電荷蓄積され
た暗電流成分を含む画像データを画像信号ＰＳとして用
いないようにする。なお、このような駆動方法は静止画
像の読取に適用されるものである。そして、この駆動方
法は、高速処理をする必要がないので、ＩＣや回路系を
低速用で構成でき、出力が安定しているといった利点を
有する反面、読出時間を低周波で行なう分だけ処理速度
が遅くなり、周波数の切換回路が必要になるといった欠
点を有している。 【０００７】また、図６は従来の一般的なイメージセン
サ１０に対する駆動・読取系を示すもので、所定周波数
のクロックパルスＣＰを出力するパルス発振器２を有し
ている。クロックパルスＣＰは制御用タイミング部３に
入力され、イメージセンサ１０を駆動する基本クロック
４ｆｃｐを生成して駆動用タイミング部１４に入力す
る。駆動用タイミング部１４は基本クロック４ｆｃｐに
基づいて、イメージセンサ１０を駆動するための前述の
駆動信号ＣＫを生成すると共に、イメージセンサ１０の
１画面走査の同期を示す垂直同期信号Ｖｓｙｎｃ等を生
成する。駆動系の全体はＣＰＵ２０によって制御され、
バスラインＢＳを介してＬｏｇ変換用のメモリ２１、入
出力ポート２４及びＲＡＭ２５が接続されている。イメ
ージセンサ１０からの画像信号ＰＳは増幅器２３に入力
されて画像信号ＰＳＡを得、この画像信号ＰＳＡをＡ／
Ｄ変換器２２でディジタル化（ＰＳＤ）し、メモリ２１
内の対数テーブルを用いて濃度値化してＲＡＭ２５に格
納する。また、ＣＰＵ２０と制御用タイミング部３とは
入出力ポート２４を介して接続されており、スタートや
終了等のタイミング信号ＴＭ１が出力され、タイミング
信号ＴＭ２によってＡ／Ｄ変換器２２のＡ／Ｄタイミン
グを制御し、タイミング信号ＴＭ２によってＲＯＭ２１
からのデータ変換を制御するようになっている。 【０００８】 【発明が解決しようとする課題】このように従来のイメ
ージセンサ１０の駆動系は、ＣＰＵ２０とは無関係に常
に一定周波数で発振するパルス発振器２をＣＰＵ２０が
管理し、イメージセンサ１０の駆動及びデータ読出しを
制御するようにしているので、ＤＭＡ（Ｄｉｒｅｃｔ
Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）を使用し、制御系が複雑
になるといった欠点がある。また、前述したような２周
波駆動方法を実現する場合は、更に制御が複雑になると
いった問題がある。 【０００９】この発明は上述のような事情からなされた
ものであり、この発明の目的は、早い処理時間が可能で
安価な構成で画像読取を実現できる蓄積型光電変換素子
の制御方法を提供することにある。 【００１０】 【課題を解決するための手段】この発明は蓄積型光電変
換素子の制御方法に関するもので、上記この発明の目的
は、蓄積型光電変換素子を駆動させる基本クロックをＣ
ＰＵにて作成し、光電変換・蓄積，転送，保持及び読出
しの各モードを１サイクルとして画像情報を読取る際、
前記読出モード時において保持されている全体の画像情
報から、前記蓄積型光電変換素子の１画素ずつ画素情報
を出力させながら前記ＣＰＵにてＬｏｇ変換や画像処理
時に必要な特性値などの演算をさせるようにすることに
よって達成される。 【００１１】 【発明の実施の形態】図１は、この発明方法を適用した
装置の一実施例をブロック図で示すものであり、パルス
発振器を有しておらず、駆動用タイミング部１４へ入力
する基本クロック４ｆｃｐは入出力ポート３０を介し
て、ＣＰＵ２０からオンオフ制御によって与えるように
なっている。また、基本クロック４ｆｃｐをタイミング
パルスＣＬＫとして入力するＡ／Ｄ変換器２２の出力
は、真数値のまま入出力ポート３０を経てＲＡＭ２５に
格納されたり、他の処理を施されたりする。なお、駆動
用タイミング部１４は垂直同期信号Ｖｓｙｎｃの他に、
イメージセンサ１０の１画素に対応した画素クロックＳ
Ｐと、１スキャンラインのタイミングを示す水平同期信
号Ｈｓｙｎｃとを生成し、入出力ポート３０を経てそれ
ぞれＣＰＵ２０に与えるようにしている。したがって、
ＣＰＵ２０は駆動用タイミング部１４からの垂直同期信
号Ｖｓｙｎｃ、水平同期信号Ｈｓｙｎｃ及び画素クロッ
クＳＰを入力することにより、イメージセンサ１０の動
作モードを知ることができる。 【００１２】ＣＰＵ２０の処理は図２に示すフローに従
って行なわれる。すなわち、画像読取動作がスタートす
ると、ＣＰＵ２０は基本クロック４ｆｃｐを“Ｈ”レベ
ルのオンにし（ステップＳ１）、その後に基本クロック
４ｆｃｐを“Ｌ”レベルのオフにし（ステップＳ２）、
垂直同期信号Ｖｓｙｎｃが“Ｌ”レベルになるまで繰り
返す（ステップＳ３）。垂直同期信号Ｖｓｙｎｃが
“Ｌ”になると再度基本クロック４ｆｃｐをオンオフし
（ステップＳ４、Ｓ５）、垂直同期信号Ｖｓｙｎｃが
“Ｈ”レベルから“Ｌ”レベルとなるまで基本クロック
４ｆｃｐをオンオフする（ステップＳ４〜Ｓ９）。この
ような垂直同期信号Ｖｓｙｎｃが“Ｌ”→“Ｈ”→
“Ｌ”となるまでの処理をＡとし、この処理Ａにおいて
ＣＰＵ２０は所定周波数（例えば４ＨＭｚ）で基本クロ
ック４ｆｃｐを発振する。そして、ステップＳ９で垂直
同期信号Ｖｓｙｎｃが“Ｌ”となった時に、所定の時間
Ｔだけ発振を停止する（ステップＳ１０、Ｓ１１）。上
記ステップＳ１からＳ１１までの間に、イメージセンサ
１０のイメージ部１１における光電変換・蓄積を行な
う。 【００１３】時間Ｔが経過して光電変換・蓄積が終了す
ると、ＣＰＵ２０は再び基本クロック４ｆｃｐを所定周
波数（たとえば４ＨＭｚ）で発振し（ステップＳ１
２）、上記処理Ａを行なう間にイメージ部１１に蓄積さ
れた電荷を保持部１２に転送する（ステップＳ２０）。
処理Ａで垂直同期信号Ｖｓｙｎｃが“Ｌ”→“Ｈ”→
“Ｌ”となった時に電荷転送が終了し、次のデータ読出
しのためにＣＰＵ２０は基本クロック４ｆｃｐの周波数
を低く（たとえばＡ／Ｄ変換器２２のタイミングパルス
ＣＬＫとして使用できるような周波数）して発振し（ス
テップＳ３０）、イメージセンサ１０上の有効領域、つ
まり蓄積された電荷が画像情報として読取る領域のもの
であるか否かを、駆動用タイミング部１４から出力され
る画素クロックＳＰ，水平同期信号Ｈｓｙｎｃ及び垂直
同期信号Ｖｓｙｎｃに基づいて判別し、有効領域の画像
信号ＰＳは後述するステップＳ４０〜Ｓ５１で処理し、
有効領域ではない無効領域の不必要データは後述のステ
ップＳ６０〜Ｓ６８で処理する。 【００１４】すなわち、この発明ではクロック４ｆｃｐ
を４回オンオフさせると１画素のデータが出力されるよ
うになっているので、無効領域の画素データはステップ
Ｓ６０〜Ｓ６７で基本クロック４ｆｃｐを４回オンオフ
することによって出力され、これを繰り返すことによっ
て全画素について無効データを出力する（ステップＳ６
８）。また、有効領域の画素データにおいても基本クロ
ック４ｆｃｐを４回オンオフ（ステップＳ４０〜Ｓ４
５、Ｓ４７、Ｓ４９）した時に１画素の有効データが出
力されるが、３回目のオンオフ時（ステップＳ４０〜Ｓ
４５）に前に読出された１画素のデータを増幅器２３を
経てＡ／Ｄ変換器２２に入力し（ステップＳ４６）、次
に基本クロック４ｆｃｐをオン（ステップＳ４７）して
から入出力ポート３０を介して入力されたデータの特性
値演算（たとえば最大値，最小値，濃度値等）を所定時
間（たとえば、基本クロック４ｆｃｐの周期内の時間）
だけ行ない、その後に基本クロック４ｆｃｐをオフし
（ステップＳ４９）、その後に更に特性演算が必要であ
れば行なう（ステップＳ５０）。そして、このような１
画素のデータの読出しと処理とを全画素について繰り返
して行なう（ステップＳ５１）。 【００１５】なお、上述の例では、Ａ／Ｄ変換器２２の
出力を入出力ポート３０を介して直接取込むようにして
いるが、対数テーブル等を用いて濃度値に変換してから
取込むようにしても良い。また、上述ではＣＰＵ２０に
よる基本クロック４ｆｃｐの発振を光電変換・蓄積及び
転送時に高速とし、１画素ずつの読出時に低速としてい
るが、必らずしも低速とする必要はない。 【００１６】 【発明の効果】以上のようにこの発明によれば、パルス
発振器を用いないＣＰＵのソフトウエアで基本クロック
の発振、周波数を制御しているので、ハードウエア上の
構成を簡略化できる。また、イメージセンサのデータの
読出しを１画素ずつ行なうと共に、１画素ずつのデータ
の特性値演算を行なうようにしてるので、全体的な処理
時間を短かくすることができる。
理演算装置）により作られる基本クロックで駆動される
蓄積型光電変換素子において、光電変換・蓄積，転送，
保持，読出しのモードサイクルで画像情報を読取る場合
の効率的な蓄積型光電変換素子の制御方法に関する。 【０００２】 【従来の技術】集積回路を中心とする固体デバイス技術
の大きな発展の中で、蓄積型光電変換素子も急速な発展
を遂げているが、まだそれ自体としては満足のいくもの
ではなく、これを応用する側での工夫がかなり必要で、
そのため画像情報読取装置としては複雑で高価なものと
なってしまっている。 【０００３】図３は蓄積型光電変換素子によって画像を
読取る場合に、現在一般的に多く採用されている回路系
のブロック図を示している。これは蓄積型光電変換素子
としてＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖ
ｉｃｅ）で成るイメージセンサ１０を用いた場合であ
り、画像情報はイメージ部１１にて駆動信号ＣＫに同期
して光電変換・蓄積（ＩＡ）された後、保持部１２に転
送（ＴＡ）される。そして、保持部１２に一旦蓄えられ
た電荷は標準の走査方式で転送され、読出レジスタ１３
から画像信号ＰＳとして読出される（ＲＡ）。これらの
光電変換・蓄積（ＩＡ），転送（ＴＡ），蓄積及び読出
し（ＲＡ）のサイクルは、駆動信号発生部１から出力さ
れる所定周波数の駆動信号ＣＫにより一律に制御される
が、そのタイミングは図４に示すようになっている。す
なわち、駆動信号ＣＫによりタイミングをとりながら、
先ず画像Ｇ１の画像を読取る場合の読取サイクルとし
て、光電変換・蓄積（ＩＡ）及び転送（ＴＡ）が終了し
たところで（時点ｔ１）、保持された画像情報（Ｇ１）
の読出（ＲＡ）を行なうと共に、次の画像Ｇ２の画像の
読取サイクルが開始される。また、画像Ｇ２の画像情報
の転送，保持が終了した時点ｔ２に、保持されている画
像情報（Ｇ２）の読出（ＲＡ）を行なうと共に、次の画
像Ｇ３の読取サイクルを開始し、以下同様の動作が順次
繰返される。 【０００４】ところで、これら各サイクルを制御する駆
動信号ＣＫの周波数としては、数１００ＫＨｚから数Ｍ
Ｈｚ程度の高い周波数が要求される。これは、このクロ
ック信号ＣＫの周波数が低いと蓄積時間及び転送時間が
長くなるので、暗電流の増加とかスミアが発生してしま
う等の画像データの品質劣化の原因を生じるからであ
る。 【０００５】このためにクロック信号ＣＫの周波数を高
くとる必要があり、周辺回路素子も同様に速いスピード
性能が要求されることになる。このため、どうしても画
像情報読取装置としては全体として高価なものとなって
しまう。つまり、イメージセンサ１０の駆動信号である
駆動信号ＣＫの周波数を低くすれば、トータルの処理時
間が遅くなるだけでなく、暗電流やスミア等の品質劣化
の問題を生じ、品質劣化を防止するために駆動信号ＣＫ
の周波数を大きくすれば、それに応じた速度で画像信号
ＰＳが出力されることになり、画像処理系との処理速度
のマッチングをとるためのサンプル・ホールド回路が必
要となったり、高速のＡＤ変換器を使用しなければなら
ないといった不都合を生じるのである。 【０００６】このため、図５に示すように駆動信号発生
部１からの駆動信号ＣＫの周波数を高低で切換え、イメ
ージセンサ１０の光電変換・蓄積，転送及び保持のモー
ドでは高い周波数ｆ１を用い、読出しのモードの時にの
み低い周波数ｆ２を用いる２周波駆動方法も提案されて
いる。すなわち、先ず第１画面Ｈ１においては高周波ｆ
１で光電変換・蓄積，転送及び保持の駆動を行ない、転
送，保持が終了した時点ｔ１０からの読出しは低周波ｆ
２で行なう。そして、画面Ｈ１の読出しを行なっている
間、次の画面ＨＨ１の画像情報が光電変換・蓄積，転
送，保持されるが、この蓄積電荷は低周波ｆ２によるも
のであるために暗電流の増加で品質が悪い。このため、
低周波ｆ２の間に蓄積された画面ＨＨ１の電荷は画像信
号ＰＳとして用いず、時点ｔ１１から高周波ｆ１で駆動
して画面ＨＨ１の電荷の読出しを行なうと共に、次の画
面Ｈ２について電荷蓄積を行なう。この画面Ｈ２につい
ての読出しは低周波ｆ２で行ない、この時に蓄積された
画面ＨＨ２の画像情報は画像信号ＰＳとして用いないよ
うにする。以下同様に、高周波ｆ１で光電変換・蓄積，
転送及び保持を行ない、低周波ｆ２で蓄積電荷の読出し
を行なうと共に、低周波ｆ２の読出し時に電荷蓄積され
た暗電流成分を含む画像データを画像信号ＰＳとして用
いないようにする。なお、このような駆動方法は静止画
像の読取に適用されるものである。そして、この駆動方
法は、高速処理をする必要がないので、ＩＣや回路系を
低速用で構成でき、出力が安定しているといった利点を
有する反面、読出時間を低周波で行なう分だけ処理速度
が遅くなり、周波数の切換回路が必要になるといった欠
点を有している。 【０００７】また、図６は従来の一般的なイメージセン
サ１０に対する駆動・読取系を示すもので、所定周波数
のクロックパルスＣＰを出力するパルス発振器２を有し
ている。クロックパルスＣＰは制御用タイミング部３に
入力され、イメージセンサ１０を駆動する基本クロック
４ｆｃｐを生成して駆動用タイミング部１４に入力す
る。駆動用タイミング部１４は基本クロック４ｆｃｐに
基づいて、イメージセンサ１０を駆動するための前述の
駆動信号ＣＫを生成すると共に、イメージセンサ１０の
１画面走査の同期を示す垂直同期信号Ｖｓｙｎｃ等を生
成する。駆動系の全体はＣＰＵ２０によって制御され、
バスラインＢＳを介してＬｏｇ変換用のメモリ２１、入
出力ポート２４及びＲＡＭ２５が接続されている。イメ
ージセンサ１０からの画像信号ＰＳは増幅器２３に入力
されて画像信号ＰＳＡを得、この画像信号ＰＳＡをＡ／
Ｄ変換器２２でディジタル化（ＰＳＤ）し、メモリ２１
内の対数テーブルを用いて濃度値化してＲＡＭ２５に格
納する。また、ＣＰＵ２０と制御用タイミング部３とは
入出力ポート２４を介して接続されており、スタートや
終了等のタイミング信号ＴＭ１が出力され、タイミング
信号ＴＭ２によってＡ／Ｄ変換器２２のＡ／Ｄタイミン
グを制御し、タイミング信号ＴＭ２によってＲＯＭ２１
からのデータ変換を制御するようになっている。 【０００８】 【発明が解決しようとする課題】このように従来のイメ
ージセンサ１０の駆動系は、ＣＰＵ２０とは無関係に常
に一定周波数で発振するパルス発振器２をＣＰＵ２０が
管理し、イメージセンサ１０の駆動及びデータ読出しを
制御するようにしているので、ＤＭＡ（Ｄｉｒｅｃｔ
Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）を使用し、制御系が複雑
になるといった欠点がある。また、前述したような２周
波駆動方法を実現する場合は、更に制御が複雑になると
いった問題がある。 【０００９】この発明は上述のような事情からなされた
ものであり、この発明の目的は、早い処理時間が可能で
安価な構成で画像読取を実現できる蓄積型光電変換素子
の制御方法を提供することにある。 【００１０】 【課題を解決するための手段】この発明は蓄積型光電変
換素子の制御方法に関するもので、上記この発明の目的
は、蓄積型光電変換素子を駆動させる基本クロックをＣ
ＰＵにて作成し、光電変換・蓄積，転送，保持及び読出
しの各モードを１サイクルとして画像情報を読取る際、
前記読出モード時において保持されている全体の画像情
報から、前記蓄積型光電変換素子の１画素ずつ画素情報
を出力させながら前記ＣＰＵにてＬｏｇ変換や画像処理
時に必要な特性値などの演算をさせるようにすることに
よって達成される。 【００１１】 【発明の実施の形態】図１は、この発明方法を適用した
装置の一実施例をブロック図で示すものであり、パルス
発振器を有しておらず、駆動用タイミング部１４へ入力
する基本クロック４ｆｃｐは入出力ポート３０を介し
て、ＣＰＵ２０からオンオフ制御によって与えるように
なっている。また、基本クロック４ｆｃｐをタイミング
パルスＣＬＫとして入力するＡ／Ｄ変換器２２の出力
は、真数値のまま入出力ポート３０を経てＲＡＭ２５に
格納されたり、他の処理を施されたりする。なお、駆動
用タイミング部１４は垂直同期信号Ｖｓｙｎｃの他に、
イメージセンサ１０の１画素に対応した画素クロックＳ
Ｐと、１スキャンラインのタイミングを示す水平同期信
号Ｈｓｙｎｃとを生成し、入出力ポート３０を経てそれ
ぞれＣＰＵ２０に与えるようにしている。したがって、
ＣＰＵ２０は駆動用タイミング部１４からの垂直同期信
号Ｖｓｙｎｃ、水平同期信号Ｈｓｙｎｃ及び画素クロッ
クＳＰを入力することにより、イメージセンサ１０の動
作モードを知ることができる。 【００１２】ＣＰＵ２０の処理は図２に示すフローに従
って行なわれる。すなわち、画像読取動作がスタートす
ると、ＣＰＵ２０は基本クロック４ｆｃｐを“Ｈ”レベ
ルのオンにし（ステップＳ１）、その後に基本クロック
４ｆｃｐを“Ｌ”レベルのオフにし（ステップＳ２）、
垂直同期信号Ｖｓｙｎｃが“Ｌ”レベルになるまで繰り
返す（ステップＳ３）。垂直同期信号Ｖｓｙｎｃが
“Ｌ”になると再度基本クロック４ｆｃｐをオンオフし
（ステップＳ４、Ｓ５）、垂直同期信号Ｖｓｙｎｃが
“Ｈ”レベルから“Ｌ”レベルとなるまで基本クロック
４ｆｃｐをオンオフする（ステップＳ４〜Ｓ９）。この
ような垂直同期信号Ｖｓｙｎｃが“Ｌ”→“Ｈ”→
“Ｌ”となるまでの処理をＡとし、この処理Ａにおいて
ＣＰＵ２０は所定周波数（例えば４ＨＭｚ）で基本クロ
ック４ｆｃｐを発振する。そして、ステップＳ９で垂直
同期信号Ｖｓｙｎｃが“Ｌ”となった時に、所定の時間
Ｔだけ発振を停止する（ステップＳ１０、Ｓ１１）。上
記ステップＳ１からＳ１１までの間に、イメージセンサ
１０のイメージ部１１における光電変換・蓄積を行な
う。 【００１３】時間Ｔが経過して光電変換・蓄積が終了す
ると、ＣＰＵ２０は再び基本クロック４ｆｃｐを所定周
波数（たとえば４ＨＭｚ）で発振し（ステップＳ１
２）、上記処理Ａを行なう間にイメージ部１１に蓄積さ
れた電荷を保持部１２に転送する（ステップＳ２０）。
処理Ａで垂直同期信号Ｖｓｙｎｃが“Ｌ”→“Ｈ”→
“Ｌ”となった時に電荷転送が終了し、次のデータ読出
しのためにＣＰＵ２０は基本クロック４ｆｃｐの周波数
を低く（たとえばＡ／Ｄ変換器２２のタイミングパルス
ＣＬＫとして使用できるような周波数）して発振し（ス
テップＳ３０）、イメージセンサ１０上の有効領域、つ
まり蓄積された電荷が画像情報として読取る領域のもの
であるか否かを、駆動用タイミング部１４から出力され
る画素クロックＳＰ，水平同期信号Ｈｓｙｎｃ及び垂直
同期信号Ｖｓｙｎｃに基づいて判別し、有効領域の画像
信号ＰＳは後述するステップＳ４０〜Ｓ５１で処理し、
有効領域ではない無効領域の不必要データは後述のステ
ップＳ６０〜Ｓ６８で処理する。 【００１４】すなわち、この発明ではクロック４ｆｃｐ
を４回オンオフさせると１画素のデータが出力されるよ
うになっているので、無効領域の画素データはステップ
Ｓ６０〜Ｓ６７で基本クロック４ｆｃｐを４回オンオフ
することによって出力され、これを繰り返すことによっ
て全画素について無効データを出力する（ステップＳ６
８）。また、有効領域の画素データにおいても基本クロ
ック４ｆｃｐを４回オンオフ（ステップＳ４０〜Ｓ４
５、Ｓ４７、Ｓ４９）した時に１画素の有効データが出
力されるが、３回目のオンオフ時（ステップＳ４０〜Ｓ
４５）に前に読出された１画素のデータを増幅器２３を
経てＡ／Ｄ変換器２２に入力し（ステップＳ４６）、次
に基本クロック４ｆｃｐをオン（ステップＳ４７）して
から入出力ポート３０を介して入力されたデータの特性
値演算（たとえば最大値，最小値，濃度値等）を所定時
間（たとえば、基本クロック４ｆｃｐの周期内の時間）
だけ行ない、その後に基本クロック４ｆｃｐをオフし
（ステップＳ４９）、その後に更に特性演算が必要であ
れば行なう（ステップＳ５０）。そして、このような１
画素のデータの読出しと処理とを全画素について繰り返
して行なう（ステップＳ５１）。 【００１５】なお、上述の例では、Ａ／Ｄ変換器２２の
出力を入出力ポート３０を介して直接取込むようにして
いるが、対数テーブル等を用いて濃度値に変換してから
取込むようにしても良い。また、上述ではＣＰＵ２０に
よる基本クロック４ｆｃｐの発振を光電変換・蓄積及び
転送時に高速とし、１画素ずつの読出時に低速としてい
るが、必らずしも低速とする必要はない。 【００１６】 【発明の効果】以上のようにこの発明によれば、パルス
発振器を用いないＣＰＵのソフトウエアで基本クロック
の発振、周波数を制御しているので、ハードウエア上の
構成を簡略化できる。また、イメージセンサのデータの
読出しを１画素ずつ行なうと共に、１画素ずつのデータ
の特性値演算を行なうようにしてるので、全体的な処理
時間を短かくすることができる。
【図面の簡単な説明】
【図１】この発明方法を適用した装置の一実施例を示す
ブロック図である。 【図２】この発明を説明するためのフローチャートであ
る。 【図３】一般的なイメージセンサの駆動方法を説明する
ための図である。 【図４】従来のイメージセンサの読出制御の第１の例を
説明するための図である。 【図５】従来のイメージセンサの読出制御の第２の例を
説明するための図である。 【図６】従来の画像を読取る装置の一例を示すブロック
図である。 【符号の説明】 １ 駆動信号発生部 ２ パルス発振器 ３ 制御用タイミング部 １０ イメージセンサ １１ イメージ部 １２ 保持部 １３ 読出レンジ １４ 駆動用タイミング部 ２０ ＣＰＵ１ ２１ ＲＯＭ ２２ Ａ／Ｄ変換器 ２５ ＲＡＭ
ブロック図である。 【図２】この発明を説明するためのフローチャートであ
る。 【図３】一般的なイメージセンサの駆動方法を説明する
ための図である。 【図４】従来のイメージセンサの読出制御の第１の例を
説明するための図である。 【図５】従来のイメージセンサの読出制御の第２の例を
説明するための図である。 【図６】従来の画像を読取る装置の一例を示すブロック
図である。 【符号の説明】 １ 駆動信号発生部 ２ パルス発振器 ３ 制御用タイミング部 １０ イメージセンサ １１ イメージ部 １２ 保持部 １３ 読出レンジ １４ 駆動用タイミング部 ２０ ＣＰＵ１ ２１ ＲＯＭ ２２ Ａ／Ｄ変換器 ２５ ＲＡＭ
Claims (1)
- (57)【特許請求の範囲】 １．蓄積型光電変換素子を駆動させる基本クロックをＣ
ＰＵにて作成し、光電変換・蓄積，転送，保持及び読出
しの各モードを１サイクルとして画像情報を読取る際、
前記読出モード時において保持されている全体の画像情
報から、前記蓄積型光電変換素子の１画素ずつ画素情報
を出力させながら前記ＣＰＵにてＬｏｇ変換や画像処理
時に必要な特性値などの演算をさせるようにしたことを
特徴とする蓄積型光電変換素子の制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8115336A JP2866614B2 (ja) | 1996-04-12 | 1996-04-12 | 蓄積型光電変換素子の制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8115336A JP2866614B2 (ja) | 1996-04-12 | 1996-04-12 | 蓄積型光電変換素子の制御方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60248619A Division JP2554467B2 (ja) | 1985-11-06 | 1985-11-06 | 蓄積型光電変換素子の制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08340425A JPH08340425A (ja) | 1996-12-24 |
| JP2866614B2 true JP2866614B2 (ja) | 1999-03-08 |
Family
ID=14660032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8115336A Expired - Fee Related JP2866614B2 (ja) | 1996-04-12 | 1996-04-12 | 蓄積型光電変換素子の制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2866614B2 (ja) |
-
1996
- 1996-04-12 JP JP8115336A patent/JP2866614B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08340425A (ja) | 1996-12-24 |
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|---|---|---|---|
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