JPH07254964A - 画像読取装置の駆動制御回路 - Google Patents
画像読取装置の駆動制御回路Info
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- JPH07254964A JPH07254964A JP4290594A JP4290594A JPH07254964A JP H07254964 A JPH07254964 A JP H07254964A JP 4290594 A JP4290594 A JP 4290594A JP 4290594 A JP4290594 A JP 4290594A JP H07254964 A JPH07254964 A JP H07254964A
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Abstract
(57)【要約】
【目的】画像読取装置において、原稿サイズが小さくな
った場合に、それに合わせて読取速度を速くできる画像
読取装置の駆動制御回路を提供する。 【構成】有効期間ＳＥＮＳでは、その後の画像処理に同
期した第１転送クロックＣＣＤＣＬＫ、リセット信号Ｒ
Ｓ、サンプルホールド信号ＳＰを与えて、読取られた有
効期間の画像データを出力させる。一方、有効期間後の
非読取期間ＣＫＳＥＬでは、転送クロックを第２転送ク
ロックＣＣＤＣＬＫＲに、リセット信号を第２リセット
信号ＲＳＲに切換える。これにより、この期間の画素の
転送速度が速くなる。このように、１ラインの読取にお
いて、ラインセンサのデータはすべて転送するが、加速
区間は画素を転送しさえすればよいから、速い転送でよ
い。その結果、１ラインの読取時間を短縮できる。
った場合に、それに合わせて読取速度を速くできる画像
読取装置の駆動制御回路を提供する。 【構成】有効期間ＳＥＮＳでは、その後の画像処理に同
期した第１転送クロックＣＣＤＣＬＫ、リセット信号Ｒ
Ｓ、サンプルホールド信号ＳＰを与えて、読取られた有
効期間の画像データを出力させる。一方、有効期間後の
非読取期間ＣＫＳＥＬでは、転送クロックを第２転送ク
ロックＣＣＤＣＬＫＲに、リセット信号を第２リセット
信号ＲＳＲに切換える。これにより、この期間の画素の
転送速度が速くなる。このように、１ラインの読取にお
いて、ラインセンサのデータはすべて転送するが、加速
区間は画素を転送しさえすればよいから、速い転送でよ
い。その結果、１ラインの読取時間を短縮できる。
Description
【０００１】
【産業上の利用分野】この発明は、ディジタル複写機、
ファクシミリ装置、イメージスキャナ装置等に備えられ
ている画像読取装置の駆動制御回路に関し、特に、画像
読取装置による読取速度の改良に関する。
ファクシミリ装置、イメージスキャナ装置等に備えられ
ている画像読取装置の駆動制御回路に関し、特に、画像
読取装置による読取速度の改良に関する。
【０００２】
【従来の技術】ディジタル複写機やファクシミリ装置に
は、画像を読取るための読取装置が備えられている。こ
の読取装置は従来よりユニット化されており、通常スキ
ャナユニットと称されている。スキャナユニットは、た
とえばＣＣＤセンサと、周辺回路と、レンズと、枠体と
を含む光学的読取ユニットとして構成されている。ある
いは、スキャナユニットは、密着形のラインセンサとそ
の周辺回路によって構成されている。
は、画像を読取るための読取装置が備えられている。こ
の読取装置は従来よりユニット化されており、通常スキ
ャナユニットと称されている。スキャナユニットは、た
とえばＣＣＤセンサと、周辺回路と、レンズと、枠体と
を含む光学的読取ユニットとして構成されている。ある
いは、スキャナユニットは、密着形のラインセンサとそ
の周辺回路によって構成されている。
【０００３】この種のスキャナユニットによって読取ら
れた画像データはアナログデータとして出力される。そ
して、たとえばディジタル複写機やファクシミリ装置に
おいては、出力されるアナログ画像データは、演算増幅
器（operational amplifier)で増幅され、Ａ／Ｄ変換器
によってディジタルデータに変換される。その後、劣化
データの補正、階調処理、編集処理等の所定の画像処理
が施される。
れた画像データはアナログデータとして出力される。そ
して、たとえばディジタル複写機やファクシミリ装置に
おいては、出力されるアナログ画像データは、演算増幅
器（operational amplifier)で増幅され、Ａ／Ｄ変換器
によってディジタルデータに変換される。その後、劣化
データの補正、階調処理、編集処理等の所定の画像処理
が施される。
【０００４】ところで、スキャナユニットによって読取
られた画像データを取り出すためには、一般に、以下の
信号をスキャナユニットに入力する必要がある。すなわ
ち、水平同期信号ＳＨ：スキャナユニットの読取センサ
が光をデータとして蓄積する期間を決定するための信
号、転送クロックＣＣＤＣＬＫ：蓄積したデータを読出
すためのクロック、サンプル＆ホールド信号ＳＰ：アナ
ログデータを安定して出力するための制御信号、電源Ｖ
ｃｃ、等である。
られた画像データを取り出すためには、一般に、以下の
信号をスキャナユニットに入力する必要がある。すなわ
ち、水平同期信号ＳＨ：スキャナユニットの読取センサ
が光をデータとして蓄積する期間を決定するための信
号、転送クロックＣＣＤＣＬＫ：蓄積したデータを読出
すためのクロック、サンプル＆ホールド信号ＳＰ：アナ
ログデータを安定して出力するための制御信号、電源Ｖ
ｃｃ、等である。
【０００５】一方、スキャナユニットで任意の原稿を読
取るのに必要な時間は、水平同期信号ＳＨの周期に読取
ライン数を掛けたものとなる。たとえば、或る原稿を読
取る場合に、水平同期信号ＳＨの周期（１ラインの読取
時間）が１ｍｓで、読取ライン数が４０００ラインとす
ると、その原稿の読取時間は、４秒となる。
取るのに必要な時間は、水平同期信号ＳＨの周期に読取
ライン数を掛けたものとなる。たとえば、或る原稿を読
取る場合に、水平同期信号ＳＨの周期（１ラインの読取
時間）が１ｍｓで、読取ライン数が４０００ラインとす
ると、その原稿の読取時間は、４秒となる。
【０００６】この読取時間を最小にするためには、１ラ
インの読取時間を最小にすればよい。１ラインの読取時
間は、一般に、主走査方向に並ぶ読取センサの有する画
素検知部の数（以下単に「画素数」と略す）と、このセ
ンサに入力する転送クロックの周期とによって決まり、
原稿サイズには無関係である。たとえば、読取センサの
画素数が５０００で、転送クロックの周期が１００ｎｓ
とすると、このセンサによる１ラインの読取時間は、５
００μｓ＋α（αは、他の回路とのタイミングをとるた
めの微少な調整時間）となる。
インの読取時間を最小にすればよい。１ラインの読取時
間は、一般に、主走査方向に並ぶ読取センサの有する画
素検知部の数（以下単に「画素数」と略す）と、このセ
ンサに入力する転送クロックの周期とによって決まり、
原稿サイズには無関係である。たとえば、読取センサの
画素数が５０００で、転送クロックの周期が１００ｎｓ
とすると、このセンサによる１ラインの読取時間は、５
００μｓ＋α（αは、他の回路とのタイミングをとるた
めの微少な調整時間）となる。
【０００７】１ラインの読取時間が、原稿サイズではな
く、読取センサの画素数に依存するのは、ＣＣＤセンサ
やラインセンサ等の読取センサにおいては、画像の読取
に使用しなかった画素にもわずかな電荷が蓄積されてい
くので、この電荷を転送する必要があるからである。す
なわち、読取センサは、各画素に蓄積した電荷を水平同
期信号ＳＨに応答して、アナログバッファに保持させ
る。アナログバッファは、シフトレジスタで構成されて
おり、転送クロックにより１画素ずつデータである電荷
を出力する。このため、すべての画素データを転送する
必要がある。もしセンサの総画素数に対して読取画素数
が少ない場合に、画像を読取った画素の電荷のみを転送
し、画像読取に使用しなかった画素のデータを転送せず
にそのままにしておけば、その画素に対するアナログバ
ッファの先頭付近に残留電荷が蓄積する。そして読取ラ
イン数が増えると、残留電荷が蓄積されて、やがてはア
ナログバッファ内の電位が飽和し、出力画像が白く抜け
ることになる。
く、読取センサの画素数に依存するのは、ＣＣＤセンサ
やラインセンサ等の読取センサにおいては、画像の読取
に使用しなかった画素にもわずかな電荷が蓄積されてい
くので、この電荷を転送する必要があるからである。す
なわち、読取センサは、各画素に蓄積した電荷を水平同
期信号ＳＨに応答して、アナログバッファに保持させ
る。アナログバッファは、シフトレジスタで構成されて
おり、転送クロックにより１画素ずつデータである電荷
を出力する。このため、すべての画素データを転送する
必要がある。もしセンサの総画素数に対して読取画素数
が少ない場合に、画像を読取った画素の電荷のみを転送
し、画像読取に使用しなかった画素のデータを転送せず
にそのままにしておけば、その画素に対するアナログバ
ッファの先頭付近に残留電荷が蓄積する。そして読取ラ
イン数が増えると、残留電荷が蓄積されて、やがてはア
ナログバッファ内の電位が飽和し、出力画像が白く抜け
ることになる。
【０００８】このような理由から、１ラインの読取時間
は、読取センサの主走査方向の画素数と、転送クロック
の周期との積となるのである。
は、読取センサの主走査方向の画素数と、転送クロック
の周期との積となるのである。
【０００９】
【発明が解決しようとする課題】スキャナユニットにお
ける画像読取速度は、従来より、できるだけ短くなるよ
うに種々の工夫がされている。そのため、転送クロック
の周期は、読取センサの性能や周辺回路の性能を考慮し
た最小時間になるように設定されている。すなわち、転
送クロックの周波数は、読取センサおよび読取られた画
像データに所定の処理をする処理回路を考慮した上で許
容可能な、最大周波数が用いられている。
ける画像読取速度は、従来より、できるだけ短くなるよ
うに種々の工夫がされている。そのため、転送クロック
の周期は、読取センサの性能や周辺回路の性能を考慮し
た最小時間になるように設定されている。すなわち、転
送クロックの周波数は、読取センサおよび読取られた画
像データに所定の処理をする処理回路を考慮した上で許
容可能な、最大周波数が用いられている。
【００１０】一方、読取センサの総画素数は変更できな
いとはいうものの、最大サイズの原稿の読取も、それよ
りも小さな小サイズの原稿の読取も、１ラインの読取時
間が同じであることに対しては、改良の余地があるので
はないかと本願発明者は考えた。すなわち、従来、１ラ
インの読取時間は、読取センサの総画素数と、転送クロ
ックの周期とで決定されていたが、小さいサイズの原稿
を読取る場合は、大きいサイズの原稿を読取る場合より
も１ラインの読取時間を短縮できる方法があるのではな
いかと研究をした。
いとはいうものの、最大サイズの原稿の読取も、それよ
りも小さな小サイズの原稿の読取も、１ラインの読取時
間が同じであることに対しては、改良の余地があるので
はないかと本願発明者は考えた。すなわち、従来、１ラ
インの読取時間は、読取センサの総画素数と、転送クロ
ックの周期とで決定されていたが、小さいサイズの原稿
を読取る場合は、大きいサイズの原稿を読取る場合より
も１ラインの読取時間を短縮できる方法があるのではな
いかと研究をした。
【００１１】この発明は、このような研究の成果として
なされたもので、画像読取装置における読取時間の短
縮、特に、読取る原稿サイズが読取可能な原稿のサイズ
よりも小さい場合に、１ラインの読取時間を原稿サイズ
に合わせて短縮することのできる、画像読取装置の駆動
制御回路を提供するとを目的とする。
なされたもので、画像読取装置における読取時間の短
縮、特に、読取る原稿サイズが読取可能な原稿のサイズ
よりも小さい場合に、１ラインの読取時間を原稿サイズ
に合わせて短縮することのできる、画像読取装置の駆動
制御回路を提供するとを目的とする。
【００１２】
【課題を解決するための手段】請求項１記載の発明は、
複数の画素検知部が直線状に配列された画像センサを含
み、該画像センサによって画像を１ラインずつ順次読取
る画像読取装置の駆動を制御するための回路であって、
前記画像読取装置に対し、読取る画像のサイズに対応し
た１ラインの読取処理時間を定める水平同期信号を与え
る手段、前記１ラインの読取処理時間内における有効な
読取期間を表わす有効期間信号を出力する出力手段、前
記画像センサの各画素検知部で検知された画像データを
取り出すための、相対的に遅い第１転送クロックを生成
する第１生成手段、前記画像センサの各画素検知部で検
知された画像データを取り出すための、相対的に速い第
２転送クロックを生成する第２生成手段、および前記出
力手段から有効期間信号が出力されている間は、前記第
１生成手段で生成される第１転送クロックを前記画像読
取装置へ与え、前記有効期間信号が出力されていない間
は、前記第２生成手段で生成される第２転送クロックを
前記画像読取装置へ与える転送クロック切換手段、を含
むことを特徴とする画像読取装置の駆動制御回路であ
る。
複数の画素検知部が直線状に配列された画像センサを含
み、該画像センサによって画像を１ラインずつ順次読取
る画像読取装置の駆動を制御するための回路であって、
前記画像読取装置に対し、読取る画像のサイズに対応し
た１ラインの読取処理時間を定める水平同期信号を与え
る手段、前記１ラインの読取処理時間内における有効な
読取期間を表わす有効期間信号を出力する出力手段、前
記画像センサの各画素検知部で検知された画像データを
取り出すための、相対的に遅い第１転送クロックを生成
する第１生成手段、前記画像センサの各画素検知部で検
知された画像データを取り出すための、相対的に速い第
２転送クロックを生成する第２生成手段、および前記出
力手段から有効期間信号が出力されている間は、前記第
１生成手段で生成される第１転送クロックを前記画像読
取装置へ与え、前記有効期間信号が出力されていない間
は、前記第２生成手段で生成される第２転送クロックを
前記画像読取装置へ与える転送クロック切換手段、を含
むことを特徴とする画像読取装置の駆動制御回路であ
る。
【００１３】請求項２記載の発明は、請求項１記載の画
像読取装置の駆動制御回路であって、前記第１転送クロ
ックは、前記画像読取装置によって読取られた画像デー
タに所定の処理を施すための処理手段における処理クロ
ックと等しい周波数であり、前記第２転送クロックは、
前記画像センサが受付可能な最大周波数のクロックであ
ることを特徴とするものである。
像読取装置の駆動制御回路であって、前記第１転送クロ
ックは、前記画像読取装置によって読取られた画像デー
タに所定の処理を施すための処理手段における処理クロ
ックと等しい周波数であり、前記第２転送クロックは、
前記画像センサが受付可能な最大周波数のクロックであ
ることを特徴とするものである。
【００１４】
【作用】請求項１記載の発明によれば、画像センサによ
って１ラインの画像データを読取らせる場合に、２種類
の転送クロックを与える。すなわち、画像読取の必要な
有効期間には、相対的に遅い第１転送クロックを与え
る。他方、画像読取の必要のない非読取期間には、相対
的に速い第１転送クロックを与える。
って１ラインの画像データを読取らせる場合に、２種類
の転送クロックを与える。すなわち、画像読取の必要な
有効期間には、相対的に遅い第１転送クロックを与え
る。他方、画像読取の必要のない非読取期間には、相対
的に速い第１転送クロックを与える。
【００１５】第１転送クロックは、たとえば請求項２に
記載のように、その後の画像処理手段における処理クロ
ックと等しい周波数のクロックまたはその分周クロック
である。このようにすると、画像センサから取り出され
た画素データを、その後の画像処理手段によって良好に
処理することができる。他方、第２転送クロックは、た
とえば請求項２に記載のように、画像センサが受付可能
な最大周波数のクロックである。転送クロックの周波数
を大きくすればするほど転送時間が短くなる。それゆえ
第２転送クロックを画像センサが受付可能な最大周波数
のクロックとすれば、画像センサによる転送時間が短く
なり、読取に要する時間が短くなる。第２転送クロック
により転送されるデータは、画像データとしては処理さ
れず、捨てればよい。よって、第２転送クロックの周波
数は、画像処理手段のことは考えず、画像センサの性能
のみによって決めればよい。
記載のように、その後の画像処理手段における処理クロ
ックと等しい周波数のクロックまたはその分周クロック
である。このようにすると、画像センサから取り出され
た画素データを、その後の画像処理手段によって良好に
処理することができる。他方、第２転送クロックは、た
とえば請求項２に記載のように、画像センサが受付可能
な最大周波数のクロックである。転送クロックの周波数
を大きくすればするほど転送時間が短くなる。それゆえ
第２転送クロックを画像センサが受付可能な最大周波数
のクロックとすれば、画像センサによる転送時間が短く
なり、読取に要する時間が短くなる。第２転送クロック
により転送されるデータは、画像データとしては処理さ
れず、捨てればよい。よって、第２転送クロックの周波
数は、画像処理手段のことは考えず、画像センサの性能
のみによって決めればよい。
【００１６】
【実施例】以下には、図面を参照して、この発明の一実
施例について説明をする。図１は、この発明の一実施例
が用いられたディジタルファクシミリ装置の画像読取お
よび画像処理に関係する回路の概略構成ブロック図であ
る。図１を参照して説明すると、このファクシミリ装置
には、原稿画像を読取るための読取ユニット１が備えら
れている。読取ユニット１には、たとえばラインセンサ
と、ラインセンサと読取るべき原稿との相対的な位置関
係をラインセンサの読取方向に対して直交方向に変化さ
せるための移動機構が含まれている。
施例について説明をする。図１は、この発明の一実施例
が用いられたディジタルファクシミリ装置の画像読取お
よび画像処理に関係する回路の概略構成ブロック図であ
る。図１を参照して説明すると、このファクシミリ装置
には、原稿画像を読取るための読取ユニット１が備えら
れている。読取ユニット１には、たとえばラインセンサ
と、ラインセンサと読取るべき原稿との相対的な位置関
係をラインセンサの読取方向に対して直交方向に変化さ
せるための移動機構が含まれている。
【００１７】読取ユニット１で読取られたアナログ画像
データは、アナログ−ディジタル変換回路５へ与えられ
てディジタル画像信号に変換される。そして変換された
ディジタル画像データは、画像処理回路６において所定
の画像処理がされる。所定の画像処理とは、たとえばシ
ェーディング補正処理、フィルタ処理、領域分離処理、
変倍処理等である。画像処理回路６で所定の画像処理が
された画像データはラインメモリ７へ一旦ストアされ、
その後図示しないフレームメモリ等の画像メモリに転送
され、符号化され、所定の相手先へ送信される。
データは、アナログ−ディジタル変換回路５へ与えられ
てディジタル画像信号に変換される。そして変換された
ディジタル画像データは、画像処理回路６において所定
の画像処理がされる。所定の画像処理とは、たとえばシ
ェーディング補正処理、フィルタ処理、領域分離処理、
変倍処理等である。画像処理回路６で所定の画像処理が
された画像データはラインメモリ７へ一旦ストアされ、
その後図示しないフレームメモリ等の画像メモリに転送
され、符号化され、所定の相手先へ送信される。
【００１８】読取ユニット１に含まれるラインセンサ
は、ＣＣＤ駆動回路２から与えられる信号により駆動さ
れる。すなわち、ＣＣＤ駆動回路２から与えられる１ラ
インの時間を規定する水平同期信号ＳＨ、ラインセンサ
で読取られたデータを出力させるための転送クロックＣ
ＣＤＣＬＫ、データ転送時に、画素毎に電位を一旦リセ
ットするリセット信号ＲＳ、ラインセンサから出力され
る不安定なアナログデータを安定させるためのサンプル
ホールド信号ＳＰによって、ラインセンサにより読取ら
れた画像データが取り出される。
は、ＣＣＤ駆動回路２から与えられる信号により駆動さ
れる。すなわち、ＣＣＤ駆動回路２から与えられる１ラ
インの時間を規定する水平同期信号ＳＨ、ラインセンサ
で読取られたデータを出力させるための転送クロックＣ
ＣＤＣＬＫ、データ転送時に、画素毎に電位を一旦リセ
ットするリセット信号ＲＳ、ラインセンサから出力され
る不安定なアナログデータを安定させるためのサンプル
ホールド信号ＳＰによって、ラインセンサにより読取ら
れた画像データが取り出される。
【００１９】ＣＣＤ駆動回路２が出力する上述の各信号
は、基準クロックに基づいてタイミング信号および基準
信号を生成するタイミング制御・基準信号生成回路３か
らの信号と、ＣＰＵインターフェイス４を介して、図示
しないファクシミリ装置全体を制御するＣＰＵから与え
られる制御信号とに基づいて作成される。図２は、図１
に示すＣＣＤ駆動回路２のより詳細な構成を示すブロッ
ク図である。この回路は、ＣＣＤ駆動信号生成部１１、
分周回路１２、ＣＫＳＥＬ生成部１３および選択器１４
を備えている。また、図３は、図２に示す回路の動作、
特に読取ユニット１が読取可能な原稿サイズよりも小さ
なサイズの原稿を読取る場合の、この実施例の回路の特
徴となる動作を表わすタイミングチャートである。
は、基準クロックに基づいてタイミング信号および基準
信号を生成するタイミング制御・基準信号生成回路３か
らの信号と、ＣＰＵインターフェイス４を介して、図示
しないファクシミリ装置全体を制御するＣＰＵから与え
られる制御信号とに基づいて作成される。図２は、図１
に示すＣＣＤ駆動回路２のより詳細な構成を示すブロッ
ク図である。この回路は、ＣＣＤ駆動信号生成部１１、
分周回路１２、ＣＫＳＥＬ生成部１３および選択器１４
を備えている。また、図３は、図２に示す回路の動作、
特に読取ユニット１が読取可能な原稿サイズよりも小さ
なサイズの原稿を読取る場合の、この実施例の回路の特
徴となる動作を表わすタイミングチャートである。
【００２０】図３のタイミングチャートを参照しなが
ら、図２の回路の構成とその動作とについて説明をす
る。ＣＣＤ駆動信号生成部１１にはレジスタ設定値およ
び基準クロックが与えられる。レジスタ設定値とは、Ｃ
ＰＵインターフェイス４（図１参照）を介して与えられ
るＣＰＵからの制御信号で、原稿サイズに応じた値であ
る。ＣＣＤ駆動信号生成部１１では、レジスタ設定値に
基づいて、読取ユニット１における１ラインの時間を規
定する水平同期信号ＳＨを作成する。水平同期信号ＳＨ
は、原稿のサイズが大きければその周期が長く、小さく
なる程その周期が短い。そしてその水平同期信号ＳＨを
読取ユニット１へ与える。
ら、図２の回路の構成とその動作とについて説明をす
る。ＣＣＤ駆動信号生成部１１にはレジスタ設定値およ
び基準クロックが与えられる。レジスタ設定値とは、Ｃ
ＰＵインターフェイス４（図１参照）を介して与えられ
るＣＰＵからの制御信号で、原稿サイズに応じた値であ
る。ＣＣＤ駆動信号生成部１１では、レジスタ設定値に
基づいて、読取ユニット１における１ラインの時間を規
定する水平同期信号ＳＨを作成する。水平同期信号ＳＨ
は、原稿のサイズが大きければその周期が長く、小さく
なる程その周期が短い。そしてその水平同期信号ＳＨを
読取ユニット１へ与える。
【００２１】また、ＣＣＤ駆動信号生成部１１は、与え
られる基準クロックに基づいて、読取ユニット１におけ
るデータ転送のための第１転送クロックＣＣＤＣＬＫ
と、転送時に、画素毎に電位を一旦リセットするための
リセット信号ＲＳと、サンプルホールド信号ＳＰとを生
成する。これら３つの信号は互いに同期した信号であ
る。より具体的には、第１転送クロックＣＣＤＣＬＫに
対し、リセット信号ＲＳおよびサンプルホールド信号Ｓ
Ｐは周波数が２倍の信号になっている。通常、第１転送
クロックＣＣＤＣＬＫの立ち上がりおよび立ち下がりタ
イミングでデータが１画素ずつ転送される。またリセッ
ト信号ＲＳの立ち上がりに応じて画素ごとに電位がリセ
ットされる。さらにサンプルホールド信号ＳＰの立ち上
がり毎に信号がサンプルホールドされる。
られる基準クロックに基づいて、読取ユニット１におけ
るデータ転送のための第１転送クロックＣＣＤＣＬＫ
と、転送時に、画素毎に電位を一旦リセットするための
リセット信号ＲＳと、サンプルホールド信号ＳＰとを生
成する。これら３つの信号は互いに同期した信号であ
る。より具体的には、第１転送クロックＣＣＤＣＬＫに
対し、リセット信号ＲＳおよびサンプルホールド信号Ｓ
Ｐは周波数が２倍の信号になっている。通常、第１転送
クロックＣＣＤＣＬＫの立ち上がりおよび立ち下がりタ
イミングでデータが１画素ずつ転送される。またリセッ
ト信号ＲＳの立ち上がりに応じて画素ごとに電位がリセ
ットされる。さらにサンプルホールド信号ＳＰの立ち上
がり毎に信号がサンプルホールドされる。
【００２２】上記３つの信号のうち、サンプルホールド
信号ＳＰは読取ユニット１へ与えられる。一方、第１転
送クロックＣＣＤＣＬＫおよびリセット信号ＲＳは選択
器１４へ与えられる。分周回路１２にはタイミング制御
・基準信号生成回路３（図１）から加速クロックＲＳＲ
が与えられる。この加速クロックは、上記リセット信号
よりも相対的に速い信号であり、選択器１４へも与えら
れる。分周回路１２に与えられた加速クロックＲＳＲは
分周されて、上記第１転送クロックＣＣＤＣＬＫよりも
相対的に速い第２転送クロックＣＣＤＣＬＫＲが作られ
る。この第２転送クロックＣＣＤＣＬＫＲは選択器１４
へ与えられる。
信号ＳＰは読取ユニット１へ与えられる。一方、第１転
送クロックＣＣＤＣＬＫおよびリセット信号ＲＳは選択
器１４へ与えられる。分周回路１２にはタイミング制御
・基準信号生成回路３（図１）から加速クロックＲＳＲ
が与えられる。この加速クロックは、上記リセット信号
よりも相対的に速い信号であり、選択器１４へも与えら
れる。分周回路１２に与えられた加速クロックＲＳＲは
分周されて、上記第１転送クロックＣＣＤＣＬＫよりも
相対的に速い第２転送クロックＣＣＤＣＬＫＲが作られ
る。この第２転送クロックＣＣＤＣＬＫＲは選択器１４
へ与えられる。
【００２３】さらに、ＣＰＵインターフェイス４を介し
てＣＰＵからは、画像読取の必要な有効期間を表わす有
効期間信号ＳＥＮＳがＣＫＳＥＬ生成部１３へ与えられ
る。ＣＫＳＥＬ生成部１３では、１ライン期間における
有効期間以外の期間を表わす非読取期間信号ＣＫＳＥＬ
を生成する。そしてこの非読取期間信号ＣＫＳＥＬは選
択器１４に切換信号として与えられる。
てＣＰＵからは、画像読取の必要な有効期間を表わす有
効期間信号ＳＥＮＳがＣＫＳＥＬ生成部１３へ与えられ
る。ＣＫＳＥＬ生成部１３では、１ライン期間における
有効期間以外の期間を表わす非読取期間信号ＣＫＳＥＬ
を生成する。そしてこの非読取期間信号ＣＫＳＥＬは選
択器１４に切換信号として与えられる。
【００２４】選択器１４は、通常動作では、第１転送ク
ロックＣＣＤＣＬＫおよびリセット信号ＲＳを選択して
読取ユニット１へ与える。それゆえ読取ユニット１で
は、図３において、有効期間信号ＳＥＮＳがハイの間
は、第１転送クロックＣＣＤＣＬＫによって読取った画
像データを順次転送する。またこの転送に同期して、リ
セット信号ＲＳにより画素毎に電位が一旦リセットさ
れ、かつ転送されるデータはサンプルホールド信号ＳＰ
によりサンプルホールドされる。
ロックＣＣＤＣＬＫおよびリセット信号ＲＳを選択して
読取ユニット１へ与える。それゆえ読取ユニット１で
は、図３において、有効期間信号ＳＥＮＳがハイの間
は、第１転送クロックＣＣＤＣＬＫによって読取った画
像データを順次転送する。またこの転送に同期して、リ
セット信号ＲＳにより画素毎に電位が一旦リセットさ
れ、かつ転送されるデータはサンプルホールド信号ＳＰ
によりサンプルホールドされる。
【００２５】一方、有効期間信号ＳＥＮＳがハイからロ
ーに反転するのに合わせて、非読取期間信号ＣＫＳＥＬ
がローからハイに反転する。この非読取期間信号ＣＫＳ
ＥＬの立ち上がりにより、選択器１４が切換えられる。
よって選択器１４からは、第１転送クロックＣＣＤＣＬ
Ｋに代えて第２転送クロックＣＣＤＣＬＫＲおよび第２
リセット信号ＲＳＲが読取ユニット１へ与えられる。
ーに反転するのに合わせて、非読取期間信号ＣＫＳＥＬ
がローからハイに反転する。この非読取期間信号ＣＫＳ
ＥＬの立ち上がりにより、選択器１４が切換えられる。
よって選択器１４からは、第１転送クロックＣＣＤＣＬ
Ｋに代えて第２転送クロックＣＣＤＣＬＫＲおよび第２
リセット信号ＲＳＲが読取ユニット１へ与えられる。
【００２６】それゆえ、読取ユニット１では、図３の下
方に示すように、非読取期間信号ＣＫＳＥＬがハイの間
は、第２転送クロックＣＣＤＣＬＫにより速い速度で画
像転送を行う。また、第２転送クロックに同期した第２
リセット信号ＲＳＲにより画素ごとに電位がリセットさ
れる。これにより、ラインセンサのうちの画像データの
読取に用いられていない画素検出器にストアされた電荷
が取り出される。この取り出された信号は画像データと
しては不要であるから、サンプルホールド信号ＳＰによ
るサンプルホールド等はされずに、ラインセンサから抜
き出されるだけである。
方に示すように、非読取期間信号ＣＫＳＥＬがハイの間
は、第２転送クロックＣＣＤＣＬＫにより速い速度で画
像転送を行う。また、第２転送クロックに同期した第２
リセット信号ＲＳＲにより画素ごとに電位がリセットさ
れる。これにより、ラインセンサのうちの画像データの
読取に用いられていない画素検出器にストアされた電荷
が取り出される。この取り出された信号は画像データと
しては不要であるから、サンプルホールド信号ＳＰによ
るサンプルホールド等はされずに、ラインセンサから抜
き出されるだけである。
【００２７】このように転送速度を速めた期間を加速区
間とすれば、通常の画像データ転送区間、すなわち有効
期間信号ＳＥＮＳがハイの後にこの加速区間を設けたの
で、１ラインの総時間を短縮できる。上記加速区間は、
有効期間が短くなるほど大きくなる。言い換えれば読取
るべき画像が記録された原稿の読取幅が小さくなるほ
ど、加速区間を大きくとれる。それゆえ原稿サイズが小
さくなればなる程、加速区間を大きくでき、１ラインの
時間を短縮できる。
間とすれば、通常の画像データ転送区間、すなわち有効
期間信号ＳＥＮＳがハイの後にこの加速区間を設けたの
で、１ラインの総時間を短縮できる。上記加速区間は、
有効期間が短くなるほど大きくなる。言い換えれば読取
るべき画像が記録された原稿の読取幅が小さくなるほ
ど、加速区間を大きくとれる。それゆえ原稿サイズが小
さくなればなる程、加速区間を大きくでき、１ラインの
時間を短縮できる。
【００２８】したがって、原稿サイズが小さくなれば１
ラインの読取時間を短くすることができ、原稿読取に要
する時間を短縮できる。またこの場合に、ラインセンサ
等の読取センサに残留電荷が残ることがなく、出力画像
の白抜け等が発生することがない。
ラインの読取時間を短くすることができ、原稿読取に要
する時間を短縮できる。またこの場合に、ラインセンサ
等の読取センサに残留電荷が残ることがなく、出力画像
の白抜け等が発生することがない。
【００２９】
【発明の効果】この発明は以上のように構成されてお
り、原稿サイズが小さくなれば読取時間を短くできる画
像読取装置の駆動制御回路を提供できる。また、原稿サ
イズが小さくなったことに伴って読取時間が短くなって
も、画像データに白抜け等の不具合が生じることなく、
良好に画像を読取ることができる。
り、原稿サイズが小さくなれば読取時間を短くできる画
像読取装置の駆動制御回路を提供できる。また、原稿サ
イズが小さくなったことに伴って読取時間が短くなって
も、画像データに白抜け等の不具合が生じることなく、
良好に画像を読取ることができる。
【図１】この発明の一実施例にかかるファクシミリ装置
における画像読取処理部の回路構成を示すブロック図で
ある。
における画像読取処理部の回路構成を示すブロック図で
ある。
【図２】図１におけるＣＣＤ駆動回路の構成例を示す詳
細なブロック図である。
細なブロック図である。
【図３】図２の回路の動作を説明するためのタイミング
チャートである。
チャートである。
１ 読取ユニット ２ ＣＣＤ駆動回路 ３ タイミング制御・基準信号生成回路 １１ ＣＣＤ駆動信号生成部 １２ 分周回路 １３ ＣＫＳＥＬ生成部 １４ 選択器
Claims (2)
- 【請求項１】複数の画素検知部が直線状に配列された画
像センサを含み、該画像センサによって画像を１ライン
ずつ順次読取る画像読取装置の駆動を制御するための回
路であって、 前記画像読取装置に対し、読取る画像のサイズに対応し
た１ラインの読取処理時間を定める水平同期信号を与え
る手段、 前記１ラインの読取処理時間内における有効な読取期間
を表わす有効期間信号を出力する出力手段、 前記画像センサの各画素検知部で検知された画像データ
を取り出すための、相対的に遅い第１転送クロックを生
成する第１生成手段、 前記画像センサの各画素検知部で検知された画像データ
を取り出すための、相対的に速い第２転送クロックを生
成する第２生成手段、および前記出力手段から有効期間
信号が出力されている間は、前記第１生成手段で生成さ
れる第１転送クロックを前記画像読取装置へ与え、前記
有効期間信号が出力されていない間は、前記第２生成手
段で生成される第２転送クロックを前記画像読取装置へ
与える転送クロック切換手段、を含むことを特徴とする
画像読取装置の駆動制御回路。 - 【請求項２】請求項１記載の画像読取装置の駆動制御回
路であって、 前記第１転送クロックは、前記画像読取装置によって読
取られた画像データに所定の処理を施すための処理手段
における処理クロックと等しい周波数であり、 前記第２転送クロックは、前記画像センサが受付可能な
最大周波数のクロックであることを特徴とする画像読取
装置の駆動制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4290594A JPH07254964A (ja) | 1994-03-14 | 1994-03-14 | 画像読取装置の駆動制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4290594A JPH07254964A (ja) | 1994-03-14 | 1994-03-14 | 画像読取装置の駆動制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07254964A true JPH07254964A (ja) | 1995-10-03 |
Family
ID=12649054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4290594A Pending JPH07254964A (ja) | 1994-03-14 | 1994-03-14 | 画像読取装置の駆動制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07254964A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8693072B2 (en) | 2011-06-30 | 2014-04-08 | Brother Kogyo Kabushiki Kaisha | Image reading apparatus |
-
1994
- 1994-03-14 JP JP4290594A patent/JPH07254964A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8693072B2 (en) | 2011-06-30 | 2014-04-08 | Brother Kogyo Kabushiki Kaisha | Image reading apparatus |
| US9036165B2 (en) | 2011-06-30 | 2015-05-19 | Brother Kogyo Kabushiki Kaisha | Image reading apparatus |
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