JP4086268B2 - 画像処理装置および画像処理方法 - Google Patents
画像処理装置および画像処理方法 Download PDFInfo
- Publication number
- JP4086268B2 JP4086268B2 JP2000177779A JP2000177779A JP4086268B2 JP 4086268 B2 JP4086268 B2 JP 4086268B2 JP 2000177779 A JP2000177779 A JP 2000177779A JP 2000177779 A JP2000177779 A JP 2000177779A JP 4086268 B2 JP4086268 B2 JP 4086268B2
- Authority
- JP
- Japan
- Prior art keywords
- addition
- matrix
- addition result
- pixel
- changing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Image Processing (AREA)
- Facsimile Image Signal Circuits (AREA)
Description
【発明の属する技術分野】
本発明は、ディジタル画像信号を転写紙に画像再生する装置、特にスキャナから画像を読み込んで転写紙に画像再生する装置、例えばディジタル複写機、ファクシミリ、ファイリング装置等に適用され、ディジタル画像信号に対してマトリクス画像処理を行う場合に用いて好適な画像処理装置および画像処理方法に関する。
【0002】
【従来の技術】
従来より、マトリクスを利用した画像処理方法として、例えば特開平5−191647号公報等により、副走査方向の周囲画素を注目画素のラインから2ライン目にある画素に変更することにより、セミスーパーファインモード等、1画素の読取範囲が読取線密度に対して大きい時に、より効果的なMTF補正が行えるMTF補正装置が提案されている。この装置においては、副走査側に例えば5×5画素のマトリクスに少なくとも、N−1本のラインバッファを必要としている。また、この装置では、マトリクス画像処理を行う前に、まず処理に必要とされる情報(画像)を用意してから、マトリクス画像処理を行っている。
【0003】
【発明が解決しようとする課題】
しかしながら、上記従来技術は、ラインバッファの数による回路の大規模化、又はチップ面積の大規模化につながるという問題があった。
具体的には、例えば5×5画素のマトリクス画像処理を行う場合、まずマトリクス分の情報(画像)を蓄積し、その後マトリクス画像処理を行う。マトリクス分の情報(画像)を蓄積するためには、少なくともN−1本、言い換えるとこの場合、4本のラインバッファを用いる必要があるため、回路規模が大きくなる。
【0004】
本発明は上記の問題を解決するためになされたもので、マトリクス画像処理を行う画像処理装置の回路規模を小さくすることを目的としている。
【0005】
【課題を解決するための手段】
かかる目的を達成するために、本発明による画像処理装置においては、主走査方向にM、副走査方向にNの画素数を有するマトリクス上の各位置に対応付けられた入力画素に対して乗算する係数を各位置ごとのデータとして保持する保持手段と、リアルタイムにライン単位に入力される画像信号における各画素に、保持された係数のうちの当該入力画素が対応付けられるマトリクス上の位置における係数を乗算する乗算手段と、M画素毎に乗算結果を加算しその加算結果と前ラインでの加算結果とを加算する加算手段と、1ラインにおける加算手段の加算結果を格納すると共に、格納された加算結果を前ラインでの加算結果として加算手段に与える格納手段と、入力画素の位置とマトリクスの位置の対応付け及び加算手段による加算結果の格納手段への格納タイミングを制御する制御手段と、マトリクス全体についての加算手段による加算終了後における加算結果を所定の係数で除算する除算手段とを設け、格納手段は、制御手段の制御に従って、M画素毎を単位として加算手段からの加算結果を格納し、また、加算手段に入力され加算手段で加算されたM画素毎の加算結果にマトリクスの主走査方向の位置が共通する前ラインでのM画素毎の加算結果を読み出して加算手段へ提供し、加算手段は、提供された前ラインでのM画素毎の加算結果と、入力されたラインのM画素毎の加算結果とを加算する。
【0006】
また、本発明による画像処理方法においては、主走査方向にM、副走査方向にNの画素数を有するマトリクス上の各位置に対応付けられた入力画素に対して乗算する係数を各位置ごとのデータとして保持すると共に、リアルタイムにライン単位に入力される画像信号における各画素に、保持された係数のうちの当該入力画素が対応付けられるマトリクス上の位置における係数を乗算する乗算手順と、M画素毎に乗算結果を加算しその加算結果と前ラインでの加算結果とを加算する加算手順と、1ラインにおける加算手順の加算結果を格納すると共に、格納された加算結果を前ラインでの加算結果とする格納手順と、マトリクス全体についての加算手順による加算終了後における加算結果を所定の係数で除算する除算手順とを設け、格納手順は、M画素毎を単位として加算手順による加算結果を格納し、また、加算手順にて入力され加算されたM画素毎の加算結果にマトリクスの主走査方向の位置が共通する前ラインでのM画素毎の加算結果を読み出して、加算手順は、読み出された前ラインでのM画素毎の加算結果と、入力されたラインのM画素毎の加算結果とを加算する。
【0007】
【発明の実施の形態】
以下、本発明の実施の形態を図面と共に説明する。
図1は本発明の第1の実施の形態によるマトリクス画像処理を行う画像処理装置のブロック図である。
図1において、1はマトリクス画像処理に必要な演算結果を順次に格納し、最終的にはマトリクス単位に格納するラインバッファである。2はリアルタイムに来る画素にマトリクス上の係数を乗算する乗算部である。3は画素の位置とマトリクスの位置との関係や、マトリクス毎のバッファ格納タイミングを制御する制御部である。4はマトリクス上の各位置に来た画素に乗算する係数を格納している係数保持部である。5はマトリクス内の画素の係数を乗算し、乗算部2からの同じラインの乗算結果と、ラインバッファ1からの過去のラインの乗算結果の加算結果とを加算していく加算部である。6はマトリクス全体に対して所定の係数を除算する除算部である。
【0008】
図2はマトリクスを構成する各画素にかける係数の位置を示すもので、以後の説明で分かりやすくするために各位置を数字で示している。またここでは、一例としてM×N=5×5画素のマトリクスを用いて説明を行う。
【0009】
次に動作について説明する。
図1の画像処理装置の前段から入力される1ラインの画像信号に対して、乗算部2により1ライン目の1番目の画素に図2のマトリクス係数"00"を乗算する(マトリクス"00"の位置の係数を乗算するの意、以下、同じ)。2番目の画素にはマトリクス係数"01"を乗算し、以下、3番目、4番目、5番目と同じように係数を乗算していく。これらの各乗算結果を加算部5で加算し、加算結果をラインバッファ1に格納する。この格納された加算結果を"A1"としておく。
【0010】
5番目の画素の次は6番目の画素がくるわけであるが、6番目の画素はマトリクス係数"00"に戻って乗算する。以上を繰り返し、ラインバッファ1に順次に格納して行き、1ライン目を終了する。このときの加算結果"A1"〜"An"はラインバッファ1に格納されていることになる。
【0011】
次に、2ライン目の1番目の画素にマトリクス係数"10"を乗算する。1ライン目と同様に5番目の画素まで同じようにマトリクス係数を乗算していく。そして、前ラインでの加算結果"A1"をラインバッファ1から読み出し、2ライン目の1番目の画素から5番目の画素までの乗算結果の加算結果"B1"と、前ライン加算結果"A1"とを加算し、加算結果をラインバッファ1に格納する。
【0012】
以上のような動作を3ライン目、4ライン目と行うことにより、主走査側に5画素、副走査側に4ライン分を全て足し合わせた加算結果がラインバッファ1に格納されることになる。
【0013】
次に、5ライン目も同じように5画素単位にマトリクス係数を乗算していき、5画素単位にラインバッファ1から前回までの加算結果を読み出していき、5ライン目の加算結果と加算していく。これにより副走査側のライン数もマトリクス分揃ったので、それぞれを加算した結果を除算部6で、マトリクス全体の係数で除算する。以上の動作により、除算部6から出力される出力画像として、5×5のマトリクス画像処理を行った画像と同じものを得ることができる。
【0014】
以上説明した第1の実施の形態によれば、次の効果を得ることができる。
前述したように、従来のMTF補正等のマトリクス画像処理を行う場合、必要とするライン数の画像データを最初に用意した後、一斉に演算をしていた。そのため少なくとも必要なマトリクスの副走査側、ライン数−1本分のラインバッファを必要とする。従って、配線が増えると共に、チップ面積の大規模化となっていた。
そこで本実施の形態では、最小に必要ライン数の画像データを用意するのではなく、リアルタイムに来る画像データに係数をかけながら蓄積していき、蓄積したもののみをラインバッファに順次格納していくことにより、ラインバッファの数を削減でき、さらに配線の数を減らすことができる。これにより、チップ面積規模を小さくすることができる。即ち、回路規模を小さくすることができる。
【0015】
次に、本発明の第2の実施の形態を説明する。
従来の最初に必要な画像データを用意しから画像処理を行う方法では、ハード的に制御しているため、それぞれの画像処理に合わせたサイズ(M、Nの値)を持つ複数のマトリクスを持たなければならない。
そこで本実施の形態では、マトリクスのM、Nを変更して主走査側及び/又は副走査側のサイズを変更できるようにしている。
【0016】
これによって、複数の画像処理回路を持たなくても、その画像処理に合ったマトリクスサイズを選択することにより、適切な画像処理を実現することができる。また、今までで考えられる複数のマトリクスを全て置き換えることにより、どの画像処理回路でも画像処理が可能になる。
【0017】
尚、マトリクスサイズを変更するためには、例えば制御部3にマトリクスサイズを設定・変更するためのレジスタ等を設けることにより実現することができる。
【0018】
次に、本発明の第3の実施の形態を説明する。
複写機等の画像形成装置においては、原稿画像として文字、写真等色々なものがあり、それに伴い画像処理方法も変わってくる。従って、原稿画像等の入力される画像を検出し、この検出に応じて自動的に最適なマトリクスサイズを選択してマトリクス画像処理を行えるようにすれば、それぞれの原稿画像に特化した画像処理回路を持つ必要がなくなる。これにより、全体的な回路規模の縮小が期待できる。
【0019】
【発明の効果】
以上説明したように本発明によれば、ラインバッファの数を削減して、回路規模を縮小することができる。
また、マトリクスの主走査方向及び/又は副走査方向のサイズを変更できるようにすることにより、複数の画像処理回路をもつことなく、画像に合わせた最適なマトリクス画像処理を実現することができる。
さらに、入力画像の種類を検出してマトリクスサイズを変更することにより、自動的に最適な画像処理回路を選択することができる。
【図面の簡単な説明】
【図1】本発明による画像処理装置を示すブロック図である。
【図2】マトリクスの構成図である。
【符号の説明】
1 ラインバッファ
2 乗算部
3 制御部
4 係数保持部
5 加算部
6 除算部
Claims (8)
- 主走査方向にM、副走査方向にNの画素数を有するマトリクス上の各位置に対応付けられた入力画素に対して乗算する係数を前記各位置ごとのデータとして保持する保持手段と、
リアルタイムにライン単位に入力される画像信号における各画素に、前記保持された係数のうちの当該入力画素が対応付けられる前記マトリクス上の位置における係数を乗算する乗算手段と、
前記M画素毎に前記乗算結果を加算しその加算結果と前ラインでの加算結果とを加算する加算手段と、
1ラインにおける前記加算手段の加算結果を格納すると共に、格納された加算結果を前記前ラインでの加算結果として前記加算手段に与える格納手段と、
前記入力画素の位置と前記マトリクスの位置の対応付け及び前記加算手段による加算結果の前記格納手段への格納タイミングを制御する制御手段と、
前記マトリクス全体についての前記加算手段による加算終了後における加算結果を所定の係数で除算する除算手段とを設け、
前記格納手段は、前記制御手段の制御に従って、前記M画素毎を単位として前記加算手段からの加算結果を格納し、また、前記加算手段に入力され前記加算手段で加算されたM画素毎の加算結果に前記マトリクスの主走査方向の位置が共通する前ラインでのM画素毎の加算結果を読み出して前記加算手段へ提供し、
前記加算手段は、前記提供された前ラインでのM画素毎の加算結果と、入力されたラインのM画素毎の加算結果とを加算することを特徴とする画像処理装置。 - 前記Mを変更して前記マトリクスの主走査方向のサイズを変更する変更手段を設けたことを特徴とする請求項1記載の画像処理装置。
- 前記Nを変更して前記マトリクスの副走査方向のサイズを変更する変更手段を設けたことを特徴とする請求項1記載の画像処理装置。
- 前記入力される画像信号の種類を検出する検出手段を設け、前記変更手段は、前記検出に応じて前記サイズを変更することを特徴とする請求項2又は3記載の画像処理装置。
- 主走査方向にM、副走査方向にNの画素数を有するマトリクス上の各位置に対応付けられた入力画素に対して乗算する係数を前記各位置ごとのデータとして保持すると共に、リアルタイムにライン単位に入力される画像信号における各画素に、前記保持された係数のうちの当該入力画素が対応付けられる前記マトリクス上の位置における係数を乗算する乗算手順と、
前記M画素毎に前記乗算結果を加算しその加算結果と前ラインでの加算結果とを加算する加算手順と、
1ラインにおける前記加算手順の加算結果を格納すると共に、格納された加算結果を前記前ラインでの加算結果とする格納手順と、
前記マトリクス全体についての前記加算手順による加算終了後における加算結果を所定の係数で除算する除算手順とを設け、
前記格納手順は、前記M画素毎を単位として前記加算手順による加算結果を格納し、また、前記加算手順にて入力され加算されたM画素毎の加算結果に前記マトリクスの主走査方向の位置が共通する前ラインでのM画素毎の加算結果を読み出して、
前記加算手順は、前記読み出された前ラインでのM画素毎の加算結果と、入力されたラインのM画素毎の加算結果とを加算することを特徴とする画像処理方法。 - 前記Mを変更して前記マトリクスの主走査方向のサイズを変更する変更手順を設けたことを特徴とする請求項5記載の画像処理方法。
- 前記Nを変更して前記マトリクスの副走査方向のサイズを変更する変更手段を設けたことを特徴とする請求項5記載の画像処理方法。
- 前記入力される画像信号の種類を検出する検出手順を設け、前記変更手順により前記検出に応じて前記サイズを変更することを特徴とする請求項6又は7記載の画像処理方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000177779A JP4086268B2 (ja) | 2000-06-14 | 2000-06-14 | 画像処理装置および画像処理方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000177779A JP4086268B2 (ja) | 2000-06-14 | 2000-06-14 | 画像処理装置および画像処理方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001358945A JP2001358945A (ja) | 2001-12-26 |
JP4086268B2 true JP4086268B2 (ja) | 2008-05-14 |
Family
ID=18679322
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000177779A Expired - Fee Related JP4086268B2 (ja) | 2000-06-14 | 2000-06-14 | 画像処理装置および画像処理方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4086268B2 (ja) |
-
2000
- 2000-06-14 JP JP2000177779A patent/JP4086268B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2001358945A (ja) | 2001-12-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7046861B2 (en) | Image forming apparatus with image distortion correction function | |
US20060215929A1 (en) | Methods and apparatus for image convolution | |
JP3200873B2 (ja) | 画像処理装置 | |
JP2906791B2 (ja) | 画像処理装置 | |
US5650862A (en) | Image signal processing apparatus with improved pixel parallel/line parallel conversion | |
US5926582A (en) | Method and system for converting multi-gradated image data into binary image data | |
US6633975B1 (en) | Data processing system having plurality of processors and executing series of processings in prescribed order | |
JP4086268B2 (ja) | 画像処理装置および画像処理方法 | |
JPH1093819A (ja) | 画像処理装置 | |
JP3798553B2 (ja) | 画像処理装置 | |
JPS59119969A (ja) | 通信装置 | |
JPH0294778A (ja) | 画像処理方式 | |
JP2006135825A (ja) | 画像補間処理装置 | |
JP3155799B2 (ja) | Mtf補正装置 | |
JP3413968B2 (ja) | テレビジョン信号の補間回路 | |
JP3877054B2 (ja) | 画像縮小変倍装置 | |
JP3850582B2 (ja) | 画像処理装置 | |
KR100257267B1 (ko) | 쉐이딩 보정 요소 추출장치 및 방법 | |
JPS62164376A (ja) | 画像デ−タ復元装置 | |
JPS6141273A (ja) | 画像処理装置 | |
JP2903175B2 (ja) | 画像処理装置 | |
JP3265735B2 (ja) | カラー画像処理装置 | |
JPS6130174A (ja) | サ−マルヘツド駆動回路 | |
JP3175169B2 (ja) | 記録装置のバッファメモリ切換方式 | |
JP2000125113A (ja) | 画像合成方法及び画像再生方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041221 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050121 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070308 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070410 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070524 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070619 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070803 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080212 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080218 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110228 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120229 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130228 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130228 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140228 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |