JP3596940B2 - 画像処理装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、論理回路により画像データをパラメータに基づいて論理演算することにより画像処理を行う画像処理装置に関し、例えばデジタルＰＰＣ、ＦＡＸ、イメージスキャナなどに好適な画像処理装置に関する。
【０００２】
【従来の技術】
近年、原稿画像をデジタルデータに置き換えて画像処理を行う技術は、デジタルコピー、ＦＡＸ、イメージスキャナ等のＯＡ機器に広く用いられている。これらの機器において行われる画像処理用の演算は、例えば実開平４−８５７４号公報に示すように論理回路により構成されたハードウエアにより行われることが一般的である。その理由は、これらの機器では処理のリアルタイム性が必要不可欠な要素であり、また、パーソナルコンピュータ、ＥＷＳ等においてＣＰＵのソフトウエアによる演算処理方法では、そもそも一定時間内の演算処理が不可能であったり、高価なＣＰＵの採用によるコスト高の不利が免れることができないためである。
【０００３】
しかしながら、ハードウエアによる画像処理は、比較的に安価な且つ高速の処理を実現することができる反面、ソフトウエアによる処理と比べて自由度という面において大きく劣る。また、自由度が高い論理回路を実現しようとすると、膨大なハードウエアが必要になり、逆にコスト高を招くという問題が発生する。そこで、処理に必要な演算手段を論理回路のハードウエアにより構成すると共に、演算に必要なパラメータを予めＣＰＵにより演算してレジスタを介して論理回路に与えることにより、比較的安価なコストで且つ比較的自由度が高い画像処理装置を実現することができる。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記画像処理装置では、画像処理に用いられるパラメータは、原稿読み取りが開始される前にＣＰＵにより計算され、レジスタを介して論理回路に供給されていることが必要がある。特に、異なる又は同一の原稿を連続して複数回読み取り、各々の読み取り毎に異なる画像処理を施す場合には、一回の読み取り及び画像処理終了後、次回の読み取り開始前（以下、「ページ間時間」という。）にＣＰＵがそのパラメータを演算して論理回路への供給を完了する必要がある。したがって、高速の連続画像読み取りを行う場合にはページ間時間が短くなるので、パラメータ演算がページ間時間内に終了せず、高速読み取りの妨げとなる。
【０００５】
また、例えば実開平４−８５７４号公報に示すように論理回路を機能毎にブロック化して多くの画像処理を施す構成では、図８及び図９に示すように多段の論理回路１−１〜１−ｎがパイプライン式に演算処理を行うので画像読み取り時間と最下流の論理回路１−ｎによる演算処理実行時間との間に大きなディレイが生じる。したがって、ページ間時間が少なく又は全くなくなることもあるので、ＣＰＵは各論理回路１−１〜１−ｎに対してパラメータを供給するタイミングをずらすような複雑な制御が必要になる。
【０００６】
本発明は上記従来の問題点に鑑み、ＣＰＵが複雑な制御を行うことなく高速読み取りを実現することができる画像処理装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本願発明は前記目的を達成するために、画像データを強調係数又は平滑化係数の何れか一方を示すパラメータに基づいて論理演算することによりエッジ強調又は平滑化の画像処理を行なう論理回路と、原稿の読み取り動作中に関係なく前記パラメータを出力するＣＰＵと、前記ＣＰＵから出力された前記パラメータを保持して出力する第１のレジスタと、前記ＣＰＵが原稿の読み取り動作中に出力した前記パラメータを前記第１のレジスタが保持して出力する場合に、前記第１のレジスタから出力された前記パラメータを次回の原稿の読み取り開始時以前に前記ＣＰＵから印加された副走査有効信号がアクティブとなるエッジで保持して前記論理回路に出力する第２のレジスタとを備えたことを特徴とする。
【０００９】
【作用】
本発明では、ＣＰＵから原稿の読み取り動作中に関係なく出力されたパラメータを第１のレジスタにより保持して出力し、ＣＰＵが原稿の読み取り動作中にパラメータを出力した場合に第１のレジスタから出力されているパラメータを第２のレジスタにより次回の原稿の読み取り開始時以前に保持して論理回路に出力する。これによりページ間時間が非常に短くなるような高速読み取りを行う場合にＣＰＵの制御が簡単になる。
その際、第１のレジスタから出力されているパラメータを第２のレジスタにより副走査有効信号がアクティブとなるエッジで保持して論理回路に出力する。これにより第１のレジスタから第２のレジスタへの転送信号を特別用意する必要がなくなり、例えば第２のレジスタタを１個追加することにより安価な構成で高速読み取りが行える。
【００１１】
【実施例】
以下、図面を参照して本発明の実施例を説明する。図１は本発明に係る画像処理装置の一実施例を示すブロック図、図２は図１の論理回路とＣＰＵの関係を示すブロック図、図３は図２のＣＰＵから各論理回路に対して印加される副走査有効信号を示すタイミングチャート、図４は図１のフィルタ回路を詳細に示すブロック図、図５は図１の論理回路に対するパラメータ供給回路を示すブロック図である。
【００１２】
図１において、プラテンガラス２上に置かれた原稿１は蛍光灯、ハロゲンランプ等の光源３により照明され、その反射光が３枚のミラー４〜６により順次反射されてレンズ７によりＣＣＤ８の受光面に集光され、ＣＣＤ８により原稿１の画像が光電変換される。ＣＣＤ８により光電変換された画像信号はアンプ９により増幅された後、アナログ信号処理回路１０によりゼロクランプ、サンプルホールド等のアナログ信号処理を施され、続くＡ／Ｄ変換回路１１によりデジタル画像データに変換される。
【００１３】
このデジタル画像データはシェーディング補正回路１２、フィルタ回路１３、変倍回路１４によりパイプライン方式で各画像処理が施される。これらの回路１２〜１４の各々は論理演算によるハードウエアにより構成され、その論理演算に必要なパラメータは図２に示すようにＣＰＵ１８から供給される。また、ＣＰＵ１８から回路１２〜１４に対しては、図３に示すように各回路１２〜１４の処理時間に応じて遅延された副走査有効信号Ｆｇａｔｅ０〜２が印加され、各回路１２〜１４はそれぞれ副走査有効信号Ｆｇａｔｅ０〜２がアクティブ（ハイレベル）の間に処理を行う。
【００１４】
例えばシェーディング補正回路１２は光源３の主走査方向の光量むらやＣＣＤ８の画素毎の感度誤差を補正するために、副走査有効信号Ｆｇａｔｅ０がアクティブとなる間に基準白板の各画素値を記憶し、次の副走査有効信号Ｆｇａｔｅ０がアクティブとなる間の原稿画像の各画素値を基準白板の各画素値で除算する。
【００１５】
フィルタ回路１３は図４に示すように、ＭＴＦ補正フィルタ１９と、平滑フィルタ２０と、レジスタ２１を有する。ＭＴＦ補正回路１９はエッジ強調のフィルタリングを行い、平滑フィルタ２０はエッジのスムージング（平滑化）処理を施す。レジスタ２１にはＣＰＵ１８からエッジ強調を行うか又は平滑化を行うかの選択データ（パラメータ）ＤＯが書き込み信号（／ＷＲ）（「／」は反転信号を示す）に基づいて書き込まれ、このパラメータに基づいてＭＴＦ補正回路１９又は平滑フィルタ２０の出力が選択される。
【００１６】
また、ＭＴＦ補正回路１９と平滑フィルタ２０の各々は、例えば３×３、５×５のブロックの各画素値に係数を乗算し、各乗算値の加算値を画素数で除算するために図５に示すように乗除算器と加算器により成る論理演算回路２２を有し、この論理演算回路２２には強調係数や平滑化係数などを示すパラメータＤＯがＣＰＵ１８からレジスタ２３、２４を介して設定される。この場合、初段のレジスタ２３には原稿の読み取り動作中に関係なくＣＰＵ１８から直接パラメータＤＯが書き込まれる。そして、この初段のレジスタ２３に書き込まれたパラメータは、この書き込みが原稿の読み取り動作中に行われた場合には、次回の原稿の読み取り開始時以前に転送信号ＬＤにより次段のレジスタ２４に書き込まれる。
【００１７】
次に、図６及び図７を参照して第２の実施例を説明する。この構成ではレジスタ２３、２４の代わりにＤフリップフロップ（Ｄ−ＦＦ）２５、２６が設けられ、後段のＤ−ＦＦ２６にはクロックとして副走査有効信号Ｆｇａｔｅ ｎが印加されている。この回路の動作を図７を参照して説明すると、先ず、初段のＤ−ＦＦ２５に対しては第１の実施例と同様に、パラメータＤＯは論理演算回路２２が論理演算中か否かにかかわらず書き込み信号（／ＷＲ）がアクティブ（ローレベル）の間に書き込まれ、初段のＤ−ＦＦ２５のＱＡ 出力は書き込み信号（／ＷＲ）の立ち上がりで新パラメータＸとなる。そして、次段のＤ−ＦＦ２５のＱＢ 出力は副走査有効信号Ｆｇａｔｅの立ち上がり、すなわち論理演算回路２２の処理開始時に新パラメータＸとなる。
【００１８】
【発明の効果】
以上説明したように本発明によれば、エッジ強調または平滑化のためのパラメータを論理回路に出力する際、複数のレジスタを用いることによって、高速読み取り時にＣＰＵによる複雑な制御を行うことなく、読み取り動作中であっても効率的にパラメータを前記論理回路に出力することができる。
【図面の簡単な説明】
【図１】本発明に係る画像処理装置の一実施例を示すブロック図である。
【図２】図１の論理回路とＣＰＵの関係を示すブロック図である。
【図３】図２のＣＰＵから各論理回路に対して印加される副走査有効信号を示すタイミングチャートである。
【図４】図１のフィルタ回路を詳細に示すブロック図である。
【図５】図１の論理回路に対するパラメータ供給回路を示すブロック図である。
【図６】第２の実施例のパラメータ供給回路を示すブロック図である。
【図７】図６のパラメータ供給回路の主要信号を示すタイミングチャートである。
【図８】パイプライン方式の画像処理装置を示すブロック図である。
【図９】図８の論理回路の各処理タイミングを示すタイミングチャートである。
【符号の説明】
１８ ＣＰＵ
２２ 論理演算回路
２３，２４ レジスタ
２５，２６ Ｄフリップフロップ
【産業上の利用分野】
本発明は、論理回路により画像データをパラメータに基づいて論理演算することにより画像処理を行う画像処理装置に関し、例えばデジタルＰＰＣ、ＦＡＸ、イメージスキャナなどに好適な画像処理装置に関する。
【０００２】
【従来の技術】
近年、原稿画像をデジタルデータに置き換えて画像処理を行う技術は、デジタルコピー、ＦＡＸ、イメージスキャナ等のＯＡ機器に広く用いられている。これらの機器において行われる画像処理用の演算は、例えば実開平４−８５７４号公報に示すように論理回路により構成されたハードウエアにより行われることが一般的である。その理由は、これらの機器では処理のリアルタイム性が必要不可欠な要素であり、また、パーソナルコンピュータ、ＥＷＳ等においてＣＰＵのソフトウエアによる演算処理方法では、そもそも一定時間内の演算処理が不可能であったり、高価なＣＰＵの採用によるコスト高の不利が免れることができないためである。
【０００３】
しかしながら、ハードウエアによる画像処理は、比較的に安価な且つ高速の処理を実現することができる反面、ソフトウエアによる処理と比べて自由度という面において大きく劣る。また、自由度が高い論理回路を実現しようとすると、膨大なハードウエアが必要になり、逆にコスト高を招くという問題が発生する。そこで、処理に必要な演算手段を論理回路のハードウエアにより構成すると共に、演算に必要なパラメータを予めＣＰＵにより演算してレジスタを介して論理回路に与えることにより、比較的安価なコストで且つ比較的自由度が高い画像処理装置を実現することができる。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記画像処理装置では、画像処理に用いられるパラメータは、原稿読み取りが開始される前にＣＰＵにより計算され、レジスタを介して論理回路に供給されていることが必要がある。特に、異なる又は同一の原稿を連続して複数回読み取り、各々の読み取り毎に異なる画像処理を施す場合には、一回の読み取り及び画像処理終了後、次回の読み取り開始前（以下、「ページ間時間」という。）にＣＰＵがそのパラメータを演算して論理回路への供給を完了する必要がある。したがって、高速の連続画像読み取りを行う場合にはページ間時間が短くなるので、パラメータ演算がページ間時間内に終了せず、高速読み取りの妨げとなる。
【０００５】
また、例えば実開平４−８５７４号公報に示すように論理回路を機能毎にブロック化して多くの画像処理を施す構成では、図８及び図９に示すように多段の論理回路１−１〜１−ｎがパイプライン式に演算処理を行うので画像読み取り時間と最下流の論理回路１−ｎによる演算処理実行時間との間に大きなディレイが生じる。したがって、ページ間時間が少なく又は全くなくなることもあるので、ＣＰＵは各論理回路１−１〜１−ｎに対してパラメータを供給するタイミングをずらすような複雑な制御が必要になる。
【０００６】
本発明は上記従来の問題点に鑑み、ＣＰＵが複雑な制御を行うことなく高速読み取りを実現することができる画像処理装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本願発明は前記目的を達成するために、画像データを強調係数又は平滑化係数の何れか一方を示すパラメータに基づいて論理演算することによりエッジ強調又は平滑化の画像処理を行なう論理回路と、原稿の読み取り動作中に関係なく前記パラメータを出力するＣＰＵと、前記ＣＰＵから出力された前記パラメータを保持して出力する第１のレジスタと、前記ＣＰＵが原稿の読み取り動作中に出力した前記パラメータを前記第１のレジスタが保持して出力する場合に、前記第１のレジスタから出力された前記パラメータを次回の原稿の読み取り開始時以前に前記ＣＰＵから印加された副走査有効信号がアクティブとなるエッジで保持して前記論理回路に出力する第２のレジスタとを備えたことを特徴とする。
【０００９】
【作用】
本発明では、ＣＰＵから原稿の読み取り動作中に関係なく出力されたパラメータを第１のレジスタにより保持して出力し、ＣＰＵが原稿の読み取り動作中にパラメータを出力した場合に第１のレジスタから出力されているパラメータを第２のレジスタにより次回の原稿の読み取り開始時以前に保持して論理回路に出力する。これによりページ間時間が非常に短くなるような高速読み取りを行う場合にＣＰＵの制御が簡単になる。
その際、第１のレジスタから出力されているパラメータを第２のレジスタにより副走査有効信号がアクティブとなるエッジで保持して論理回路に出力する。これにより第１のレジスタから第２のレジスタへの転送信号を特別用意する必要がなくなり、例えば第２のレジスタタを１個追加することにより安価な構成で高速読み取りが行える。
【００１１】
【実施例】
以下、図面を参照して本発明の実施例を説明する。図１は本発明に係る画像処理装置の一実施例を示すブロック図、図２は図１の論理回路とＣＰＵの関係を示すブロック図、図３は図２のＣＰＵから各論理回路に対して印加される副走査有効信号を示すタイミングチャート、図４は図１のフィルタ回路を詳細に示すブロック図、図５は図１の論理回路に対するパラメータ供給回路を示すブロック図である。
【００１２】
図１において、プラテンガラス２上に置かれた原稿１は蛍光灯、ハロゲンランプ等の光源３により照明され、その反射光が３枚のミラー４〜６により順次反射されてレンズ７によりＣＣＤ８の受光面に集光され、ＣＣＤ８により原稿１の画像が光電変換される。ＣＣＤ８により光電変換された画像信号はアンプ９により増幅された後、アナログ信号処理回路１０によりゼロクランプ、サンプルホールド等のアナログ信号処理を施され、続くＡ／Ｄ変換回路１１によりデジタル画像データに変換される。
【００１３】
このデジタル画像データはシェーディング補正回路１２、フィルタ回路１３、変倍回路１４によりパイプライン方式で各画像処理が施される。これらの回路１２〜１４の各々は論理演算によるハードウエアにより構成され、その論理演算に必要なパラメータは図２に示すようにＣＰＵ１８から供給される。また、ＣＰＵ１８から回路１２〜１４に対しては、図３に示すように各回路１２〜１４の処理時間に応じて遅延された副走査有効信号Ｆｇａｔｅ０〜２が印加され、各回路１２〜１４はそれぞれ副走査有効信号Ｆｇａｔｅ０〜２がアクティブ（ハイレベル）の間に処理を行う。
【００１４】
例えばシェーディング補正回路１２は光源３の主走査方向の光量むらやＣＣＤ８の画素毎の感度誤差を補正するために、副走査有効信号Ｆｇａｔｅ０がアクティブとなる間に基準白板の各画素値を記憶し、次の副走査有効信号Ｆｇａｔｅ０がアクティブとなる間の原稿画像の各画素値を基準白板の各画素値で除算する。
【００１５】
フィルタ回路１３は図４に示すように、ＭＴＦ補正フィルタ１９と、平滑フィルタ２０と、レジスタ２１を有する。ＭＴＦ補正回路１９はエッジ強調のフィルタリングを行い、平滑フィルタ２０はエッジのスムージング（平滑化）処理を施す。レジスタ２１にはＣＰＵ１８からエッジ強調を行うか又は平滑化を行うかの選択データ（パラメータ）ＤＯが書き込み信号（／ＷＲ）（「／」は反転信号を示す）に基づいて書き込まれ、このパラメータに基づいてＭＴＦ補正回路１９又は平滑フィルタ２０の出力が選択される。
【００１６】
また、ＭＴＦ補正回路１９と平滑フィルタ２０の各々は、例えば３×３、５×５のブロックの各画素値に係数を乗算し、各乗算値の加算値を画素数で除算するために図５に示すように乗除算器と加算器により成る論理演算回路２２を有し、この論理演算回路２２には強調係数や平滑化係数などを示すパラメータＤＯがＣＰＵ１８からレジスタ２３、２４を介して設定される。この場合、初段のレジスタ２３には原稿の読み取り動作中に関係なくＣＰＵ１８から直接パラメータＤＯが書き込まれる。そして、この初段のレジスタ２３に書き込まれたパラメータは、この書き込みが原稿の読み取り動作中に行われた場合には、次回の原稿の読み取り開始時以前に転送信号ＬＤにより次段のレジスタ２４に書き込まれる。
【００１７】
次に、図６及び図７を参照して第２の実施例を説明する。この構成ではレジスタ２３、２４の代わりにＤフリップフロップ（Ｄ−ＦＦ）２５、２６が設けられ、後段のＤ−ＦＦ２６にはクロックとして副走査有効信号Ｆｇａｔｅ ｎが印加されている。この回路の動作を図７を参照して説明すると、先ず、初段のＤ−ＦＦ２５に対しては第１の実施例と同様に、パラメータＤＯは論理演算回路２２が論理演算中か否かにかかわらず書き込み信号（／ＷＲ）がアクティブ（ローレベル）の間に書き込まれ、初段のＤ−ＦＦ２５のＱＡ 出力は書き込み信号（／ＷＲ）の立ち上がりで新パラメータＸとなる。そして、次段のＤ−ＦＦ２５のＱＢ 出力は副走査有効信号Ｆｇａｔｅの立ち上がり、すなわち論理演算回路２２の処理開始時に新パラメータＸとなる。
【００１８】
【発明の効果】
以上説明したように本発明によれば、エッジ強調または平滑化のためのパラメータを論理回路に出力する際、複数のレジスタを用いることによって、高速読み取り時にＣＰＵによる複雑な制御を行うことなく、読み取り動作中であっても効率的にパラメータを前記論理回路に出力することができる。
【図面の簡単な説明】
【図１】本発明に係る画像処理装置の一実施例を示すブロック図である。
【図２】図１の論理回路とＣＰＵの関係を示すブロック図である。
【図３】図２のＣＰＵから各論理回路に対して印加される副走査有効信号を示すタイミングチャートである。
【図４】図１のフィルタ回路を詳細に示すブロック図である。
【図５】図１の論理回路に対するパラメータ供給回路を示すブロック図である。
【図６】第２の実施例のパラメータ供給回路を示すブロック図である。
【図７】図６のパラメータ供給回路の主要信号を示すタイミングチャートである。
【図８】パイプライン方式の画像処理装置を示すブロック図である。
【図９】図８の論理回路の各処理タイミングを示すタイミングチャートである。
【符号の説明】
１８ ＣＰＵ
２２ 論理演算回路
２３，２４ レジスタ
２５，２６ Ｄフリップフロップ
Claims (1)
- 画像データを強調係数又は平滑化係数の何れか一方を示すパラメータに基づいて論理演算することによりエッジ強調又は平滑化の画像処理を行なう論理回路と、
原稿の読み取り動作中に関係なく前記パラメータを出力するＣＰＵと、
前記ＣＰＵから出力された前記パラメータを保持して出力する第１のレジスタと、
前記ＣＰＵが原稿の読み取り動作中に出力した前記パラメータを前記第１のレジスタが保持して出力する場合に、前記第１のレジスタから出力された前記パラメータを次回の原稿の読み取り開始時以前に前記ＣＰＵから印加された副走査有効信号がアクティブとなるエッジで保持して前記論理回路に出力する第２のレジスタと、
を備えた画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14196095A JP3596940B2 (ja) | 1995-06-08 | 1995-06-08 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14196095A JP3596940B2 (ja) | 1995-06-08 | 1995-06-08 | 画像処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08336045A JPH08336045A (ja) | 1996-12-17 |
| JP3596940B2 true JP3596940B2 (ja) | 2004-12-02 |
Family
ID=15304135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14196095A Expired - Fee Related JP3596940B2 (ja) | 1995-06-08 | 1995-06-08 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3596940B2 (ja) |
-
1995
- 1995-06-08 JP JP14196095A patent/JP3596940B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH08336045A (ja) | 1996-12-17 |
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| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
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