JP2823043B2 - 画像表示制御装置 - Google Patents
画像表示制御装置Info
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- JP2823043B2 JP2823043B2 JP8117805A JP11780596A JP2823043B2 JP 2823043 B2 JP2823043 B2 JP 2823043B2 JP 8117805 A JP8117805 A JP 8117805A JP 11780596 A JP11780596 A JP 11780596A JP 2823043 B2 JP2823043 B2 JP 2823043B2
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Description
【０００１】
【発明の属する技術分野】本発明は，コンピュータ装置
に於けるフレームメモリに格納された画像データを表示
する画像表示制御装置に関し，詳しくは，表示解像度を
縮小，拡大等の変更して表示する機能を備えた画像表示
制御装置に関する。
に於けるフレームメモリに格納された画像データを表示
する画像表示制御装置に関し，詳しくは，表示解像度を
縮小，拡大等の変更して表示する機能を備えた画像表示
制御装置に関する。
【０００２】
【従来の技術】従来，図７に示されたビットマップ形式
の画像表示制御装置が知られている（特開平６−１３８
８６８号公報参照）。
の画像表示制御装置が知られている（特開平６−１３８
８６８号公報参照）。
【０００３】図７において，描画プロセッサ７１は，フ
レームメモリ７２とメモリ制御部７３とに接続されてい
る。フレームメモリ７２は，メモリセル７２０，トラン
スバッファ７２１，メモリ制御部７２４とを備えてい
る。表示タイミング制御部７４は，フレームメモリ制御
部７３にタイミングＳT を与えフレームメモリ７２より
読みだしを行なう。読みだされた表示データＳc は，デ
ジタル−アナログ（ＤＡ）コンバータ７５に入力され，
ＤＡコンバータ７５はアナログデータに変換して表示タ
イミング制御部７４から与えられたタイミングで表示装
置７６に赤・緑・青の原色を示すＲＧＢ信号Ｓd を出力
する。
レームメモリ７２とメモリ制御部７３とに接続されてい
る。フレームメモリ７２は，メモリセル７２０，トラン
スバッファ７２１，メモリ制御部７２４とを備えてい
る。表示タイミング制御部７４は，フレームメモリ制御
部７３にタイミングＳT を与えフレームメモリ７２より
読みだしを行なう。読みだされた表示データＳc は，デ
ジタル−アナログ（ＤＡ）コンバータ７５に入力され，
ＤＡコンバータ７５はアナログデータに変換して表示タ
イミング制御部７４から与えられたタイミングで表示装
置７６に赤・緑・青の原色を示すＲＧＢ信号Ｓd を出力
する。
【０００４】図８は図７のフレームメモリ７２の構成を
示す図である。図８に示すように，フレームメモリ７２
は上位プロセッサである描画プロセッサ７１より書き込
みデータと格納するアドレスＳA を与えられる。与えら
れたアドレスＳA はメモリ制御部７３によってロウアド
レス，及びカラムアドレスに変換され，同じくメモリ制
御部７３より出力されるロウアドレスストローブ（ＲＡ
Ｓ）信号，カラムアドレスストローブ（ＣＡＳ）信号に
あわせて入力され，アドレスバッファ７２４ａを経由し
てロウデコーダ７２４ｂ，カラムデコーダ７２４ｃでデ
コードされメモリセル７２０内の格納すべきセルが選択
される。その選択されたセルに上位プロセッサよりラン
ダム入出力バッファ７２４ｄを通して，選択されたセル
に格納される。
示す図である。図８に示すように，フレームメモリ７２
は上位プロセッサである描画プロセッサ７１より書き込
みデータと格納するアドレスＳA を与えられる。与えら
れたアドレスＳA はメモリ制御部７３によってロウアド
レス，及びカラムアドレスに変換され，同じくメモリ制
御部７３より出力されるロウアドレスストローブ（ＲＡ
Ｓ）信号，カラムアドレスストローブ（ＣＡＳ）信号に
あわせて入力され，アドレスバッファ７２４ａを経由し
てロウデコーダ７２４ｂ，カラムデコーダ７２４ｃでデ
コードされメモリセル７２０内の格納すべきセルが選択
される。その選択されたセルに上位プロセッサよりラン
ダム入出力バッファ７２４ｄを通して，選択されたセル
に格納される。
【０００５】メモリセル７２０に格納されたデータは表
示タイミング制御部７４から与えられた制御信号のタイ
ミングＳT によってスキャン方向に連続したデータをト
ランスファバッファ７２１に転送される。転送されたデ
ータはスキャン方向に沿って順次シリアル出力される。
シリアル出力されたデータは，ＤＡコンバータ７５を通
じてアナログＲＧＢ信号Ｓd として出力され表示装置７
６に表示される。
示タイミング制御部７４から与えられた制御信号のタイ
ミングＳT によってスキャン方向に連続したデータをト
ランスファバッファ７２１に転送される。転送されたデ
ータはスキャン方向に沿って順次シリアル出力される。
シリアル出力されたデータは，ＤＡコンバータ７５を通
じてアナログＲＧＢ信号Ｓd として出力され表示装置７
６に表示される。
【０００６】図９は，図７及び図８の画像表示制御装置
のタイミングチャートを示す図である。タイミングジェ
ネレータ７２４ｅより与えられたＴＲＡＮＳ信号でメモ
リセル７２０よりトランスファバッファ７２１に選択さ
れたロウアドレスの画素データを転送し，ＤＣＬＫ信号
に合わせて１画素ずつシリアルにＲＤＴ信号として出力
される。
のタイミングチャートを示す図である。タイミングジェ
ネレータ７２４ｅより与えられたＴＲＡＮＳ信号でメモ
リセル７２０よりトランスファバッファ７２１に選択さ
れたロウアドレスの画素データを転送し，ＤＣＬＫ信号
に合わせて１画素ずつシリアルにＲＤＴ信号として出力
される。
【０００７】
【発明が解決しようとする課題】しかしながら，上記し
た従来の画像表示制御装置の第１の問題点は，上述した
デュアルポートメモリでフレームメモリを構成した場
合，フレームメモリの画像データをフレームメモリより
解像度が小さい表示装置に表示しようとした場合に図９
に示す様にフレームメモリの一部しか表示することがで
きなかったことである。
た従来の画像表示制御装置の第１の問題点は，上述した
デュアルポートメモリでフレームメモリを構成した場
合，フレームメモリの画像データをフレームメモリより
解像度が小さい表示装置に表示しようとした場合に図９
に示す様にフレームメモリの一部しか表示することがで
きなかったことである。
【０００８】また，フレームメモリに格納してある画像
データを表示解像度の低い表示装置で表示しようとする
にはソフトウェアで，縮小処理を行なうことができる
が，処理に時間がかかるため性能の低下を招き，ハード
ウェアにより高速処理を行なうとると，回路が複雑化し
てコストアップを招くという問題がある。
データを表示解像度の低い表示装置で表示しようとする
にはソフトウェアで，縮小処理を行なうことができる
が，処理に時間がかかるため性能の低下を招き，ハード
ウェアにより高速処理を行なうとると，回路が複雑化し
てコストアップを招くという問題がある。
【０００９】そこで，本発明の技術的課題は，画像表示
制御装置においてデュアルポートメモリをフレームメモ
リとして使用した場合にフレームバッファ内のデータを
変更することなしでフレームメモリに格納された画像を
倍率を変更して表示装置に表示することができる画像表
示制御装置を提供することにある。
制御装置においてデュアルポートメモリをフレームメモ
リとして使用した場合にフレームバッファ内のデータを
変更することなしでフレームメモリに格納された画像を
倍率を変更して表示装置に表示することができる画像表
示制御装置を提供することにある。
【００１０】
【課題を解決するための手段】本発明の画像表示制御装
置は，画像を描画するための描画プロセッサと，フレー
ムメモリと，前記描画プロセッサより書き込まれた画像
データをフレームメモリに格納するフレームメモリ格納
手段とを備え，前記フレームメモリは，前記画像データ
を格納するメモリセルと，前記メモリセルからロウデー
タを転送するトランスバッファとを備えた画像表示制御
装置において，前記フレームメモリは，さらに，前記ト
ランスファバッファから出力された連続した２つのデー
タを一時的に格納する一時格納手段と，前記格納された
２つの画素データを計算し，前記計算された画素データ
を表示装置に表示するためにシリアルに出力する演算手
段とを有することを特徴としている。
置は，画像を描画するための描画プロセッサと，フレー
ムメモリと，前記描画プロセッサより書き込まれた画像
データをフレームメモリに格納するフレームメモリ格納
手段とを備え，前記フレームメモリは，前記画像データ
を格納するメモリセルと，前記メモリセルからロウデー
タを転送するトランスバッファとを備えた画像表示制御
装置において，前記フレームメモリは，さらに，前記ト
ランスファバッファから出力された連続した２つのデー
タを一時的に格納する一時格納手段と，前記格納された
２つの画素データを計算し，前記計算された画素データ
を表示装置に表示するためにシリアルに出力する演算手
段とを有することを特徴としている。
【００１１】また，本発明の画像表示制御装置は，前記
画像表示制御装置において，前記演算手段は，２つの画
素データの平均値を求める演算器と，前記平均値をシリ
アルに出力するレジスタとを備えていることを特徴とし
ている。
画像表示制御装置において，前記演算手段は，２つの画
素データの平均値を求める演算器と，前記平均値をシリ
アルに出力するレジスタとを備えていることを特徴とし
ている。
【００１２】また，本発明の画像表示制御装置は，前記
いずれかの画像表示制御装置において，前記一時格納手
段は，前記トランスバッファからの複数のシリアルデー
タを交互に収納する並列に設けられた一対のレジスタか
らなることを特徴としている。
いずれかの画像表示制御装置において，前記一時格納手
段は，前記トランスバッファからの複数のシリアルデー
タを交互に収納する並列に設けられた一対のレジスタか
らなることを特徴としている。
【００１３】尚，本発明においては，画像メモリから読
みだす場合に隣接した画素を演算手段（ＡＬＵ）にて演
算して出力することにより滑らかな縮小又は拡大画像を
表示装置に表示することを実現するものである。
みだす場合に隣接した画素を演算手段（ＡＬＵ）にて演
算して出力することにより滑らかな縮小又は拡大画像を
表示装置に表示することを実現するものである。
【００１４】
【発明の実施の形態】以下，本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１５】図１は本発明の第１の実施の形態による画
像表示制御装置を示す図である。
像表示制御装置を示す図である。
【００１６】図１を参照すると，画像表示制御装置は，
従来技術と同様に，ビットマップ形式であり，描画プロ
セッサ１，フレームメモリ制御部３，表示タイミング制
御部４，デジタル−アナログ（ＤＡ）コンバータ５，及
び表示装置６を備えている。フレームメモリ２内にはメ
モリセル２０，トランスファバッファ２１，及びメモリ
制御部２４を従来技術と同様に備えているが，本発明の
実施の形態においては，更に，一時格納手段としての出
力レジスタ２２，及び演算手段（ＡＬＵ）２３を備えて
いる点で従来技術とは異っている。
従来技術と同様に，ビットマップ形式であり，描画プロ
セッサ１，フレームメモリ制御部３，表示タイミング制
御部４，デジタル−アナログ（ＤＡ）コンバータ５，及
び表示装置６を備えている。フレームメモリ２内にはメ
モリセル２０，トランスファバッファ２１，及びメモリ
制御部２４を従来技術と同様に備えているが，本発明の
実施の形態においては，更に，一時格納手段としての出
力レジスタ２２，及び演算手段（ＡＬＵ）２３を備えて
いる点で従来技術とは異っている。
【００１７】図１において，上位の描画プロセッサ１か
ら与えられたアドレスＩA は，フレームメモリ制御部３
によってアドレス，コントロール信号ＳA としてフレー
ムメモリ２に与えられる。また，描画データＤA は，描
画プロセッサ１よりフレームメモリ２に与えられる。表
示タイミング制御部４から発生されたタイミングＳTに
よって，フレームメモリ２に格納されたデータＤB が，
フレームメモリ２内でトランスファバッファ２１を介し
て出力レジスタ２２，ＡＬＵ２３を通してフレームメモ
リ２より出力される。この出力された画像データＤ
B が，ＤＡコンバータ５によってアナログ信号ＳB に変
換され表示装置６によって表示することができる。ここ
で，フレームメモリ制御部３，表示タイミング制御部
４，フレームメモリ２のメモリ制御部２４は，フレーム
メモリセル２０に対してデータＤA を格納するフレーム
メモリ格納手段として動作する。
ら与えられたアドレスＩA は，フレームメモリ制御部３
によってアドレス，コントロール信号ＳA としてフレー
ムメモリ２に与えられる。また，描画データＤA は，描
画プロセッサ１よりフレームメモリ２に与えられる。表
示タイミング制御部４から発生されたタイミングＳTに
よって，フレームメモリ２に格納されたデータＤB が，
フレームメモリ２内でトランスファバッファ２１を介し
て出力レジスタ２２，ＡＬＵ２３を通してフレームメモ
リ２より出力される。この出力された画像データＤ
B が，ＤＡコンバータ５によってアナログ信号ＳB に変
換され表示装置６によって表示することができる。ここ
で，フレームメモリ制御部３，表示タイミング制御部
４，フレームメモリ２のメモリ制御部２４は，フレーム
メモリセル２０に対してデータＤA を格納するフレーム
メモリ格納手段として動作する。
【００１８】表示装置６に縮小されて画像を表示すると
きには，図３のところで後述するように，出力レジスタ
２２で連続した２つの画素を格納し，その格納された２
つの画素をＡＬＵ２３で平均化することによって１つの
画素に変換し，ＤＡコンバータ５に出力することによっ
て滑らかな縮小画像を表示することができる。
きには，図３のところで後述するように，出力レジスタ
２２で連続した２つの画素を格納し，その格納された２
つの画素をＡＬＵ２３で平均化することによって１つの
画素に変換し，ＤＡコンバータ５に出力することによっ
て滑らかな縮小画像を表示することができる。
【００１９】図２は図１のフレームメモリ２の構成を更
に具体的に示したブロック図である。図２において，フ
レームメモリ２は，メモリセル２０，トランスファバッ
ファ２１，一時格納手段としての出力レジスタ２２，Ａ
ＬＵ２３，及びメモリ制御部２４から構成される。さら
に，メモリ制御部２４はアドレスバッファ２４ａ，ロウ
デコーダ２４ｂ，カラムデコーダ２４ｃ，ランダム入出
力バッファ２４ｄ，タイミングジェネレータ２４ｅから
なる。また，出力レジスタ２２は，第１レジスタ（ＲＥ
Ｇ１）２２ａと第２レジスタ（ＲＥＧ２）２３ｂとから
なる。ＡＬＵ２３は，演算器２３ａと第３レジスタ（Ｒ
ＥＧ３）２３ｂとから構成される。
に具体的に示したブロック図である。図２において，フ
レームメモリ２は，メモリセル２０，トランスファバッ
ファ２１，一時格納手段としての出力レジスタ２２，Ａ
ＬＵ２３，及びメモリ制御部２４から構成される。さら
に，メモリ制御部２４はアドレスバッファ２４ａ，ロウ
デコーダ２４ｂ，カラムデコーダ２４ｃ，ランダム入出
力バッファ２４ｄ，タイミングジェネレータ２４ｅから
なる。また，出力レジスタ２２は，第１レジスタ（ＲＥ
Ｇ１）２２ａと第２レジスタ（ＲＥＧ２）２３ｂとから
なる。ＡＬＵ２３は，演算器２３ａと第３レジスタ（Ｒ
ＥＧ３）２３ｂとから構成される。
【００２０】次に，本発明の第１の実施の形態による画
像表示制御装置の動作について説明する。第１の実施の
形態においては，画像を縮小する動作について説明す
る。
像表示制御装置の動作について説明する。第１の実施の
形態においては，画像を縮小する動作について説明す
る。
【００２１】図３はフレームメモリ内のデータと表示デ
ータとの関連を示す図，及び図４は本発明の実施の形態
による表示のときのタイミングを示す図である。
ータとの関連を示す図，及び図４は本発明の実施の形態
による表示のときのタイミングを示す図である。
【００２２】まず，図１の描画プロセッサ１より与えら
れたアドレスは，フレームメモリ制御部３の制御のもと
に，フレームメモリコントロール信号，およびロウアド
レス，カラムアドレスＳA としてフレームメモリ２に入
力される。また，描画プロセッサ１より与えられたデー
タＤA は，フレームメモリ２に入力される。
れたアドレスは，フレームメモリ制御部３の制御のもと
に，フレームメモリコントロール信号，およびロウアド
レス，カラムアドレスＳA としてフレームメモリ２に入
力される。また，描画プロセッサ１より与えられたデー
タＤA は，フレームメモリ２に入力される。
【００２３】図２を参照して，フレームメモリ２に入力
されたロウアドレス，カラムアドレス，及び制御信号
は，フレームメモリ２に入力され，ロウアドレスはアド
レスバッファ２４ａを介してロウデコーダ２４ｂでデコ
ードされ，メモリセル２０のひとつのロウ配列のメモリ
セルを選択する。
されたロウアドレス，カラムアドレス，及び制御信号
は，フレームメモリ２に入力され，ロウアドレスはアド
レスバッファ２４ａを介してロウデコーダ２４ｂでデコ
ードされ，メモリセル２０のひとつのロウ配列のメモリ
セルを選択する。
【００２４】また，カラムアドレスは，アドレスバッフ
ァ２４ａを介してカラムデコーダ２４ｃでデコードさ
れ，前記選択されたロウ配列のメモリセルのうちカラム
アドレスが一致するメモリセル２０のひとつのセルを選
択する。
ァ２４ａを介してカラムデコーダ２４ｃでデコードさ
れ，前記選択されたロウ配列のメモリセルのうちカラム
アドレスが一致するメモリセル２０のひとつのセルを選
択する。
【００２５】入力されたフレームメモリコントロール信
号は，タイミングジェネレータ２４ｅにてメモリセル２
０への書き込みタイミング信号を発生して前記ロウアド
レスと前記カラムアドレスによって選択されたメモリセ
ルに書き込む。このとき，書き込まれるデータは，描画
プロセッサ１よりフレームメモリ２に与えられたデータ
で，ランダム入出力バッファ２４ｄを介してメモリセル
２０に与えられる。メモリセル２０に書き込まれたデー
タは，表示タイミング制御部４（図１参照）によって作
成されたタイミングＳT によって表示データＤB として
フレームメモリ２より出力される。
号は，タイミングジェネレータ２４ｅにてメモリセル２
０への書き込みタイミング信号を発生して前記ロウアド
レスと前記カラムアドレスによって選択されたメモリセ
ルに書き込む。このとき，書き込まれるデータは，描画
プロセッサ１よりフレームメモリ２に与えられたデータ
で，ランダム入出力バッファ２４ｄを介してメモリセル
２０に与えられる。メモリセル２０に書き込まれたデー
タは，表示タイミング制御部４（図１参照）によって作
成されたタイミングＳT によって表示データＤB として
フレームメモリ２より出力される。
【００２６】この時，表示タイミング制御部４より作成
されたタイミング信号はフレームメモリ制御部３によっ
てフレームメモリ２へのコントロール信号およびアドレ
スとして与えられる。
されたタイミング信号はフレームメモリ制御部３によっ
てフレームメモリ２へのコントロール信号およびアドレ
スとして与えられる。
【００２７】与えられたアドレスは，前述した書き込み
の場合と同様のロウアドレスはアドレスバッファ２４ａ
を介してロウデコーダ２４ｂでメモリセルのロウ配列を
選択する。この選択されたロウ配列のメモリのデータ
が，タイミングジェネレータ２４ｅからのＴＲＡＮＳ信
号のタイミングによってトランスファバッファ２１に全
て同時に転送される。
の場合と同様のロウアドレスはアドレスバッファ２４ａ
を介してロウデコーダ２４ｂでメモリセルのロウ配列を
選択する。この選択されたロウ配列のメモリのデータ
が，タイミングジェネレータ２４ｅからのＴＲＡＮＳ信
号のタイミングによってトランスファバッファ２１に全
て同時に転送される。
【００２８】図４のタイミングチャートで示す様に，転
送されたデータはタイミングジェネレータ２４ｅからの
ＤＣＬＫ信号に合わせて１データずつカウントアップし
ながらＲＤＴより出力される。そのＲＤＴより出力され
た信号は，出力レジスタ２２に入力され，ＲＥＧ１・２
２ａとＲＥＧ２・２２ｂに，図４のＲＥＧ１とＲＥＧ２
のタイミング図に示されるように，交互にデータが格納
される。図３に示すように，ＲＥＧ１・２２ａとＲＥＧ
２・２２ｂに格納されたデータがＡＬＵ２３に入力さ
れ，演算器２３ａにて，平均値を取るような演算がさ
れ，ＲＥＧ３・２３ｂに格納される。
送されたデータはタイミングジェネレータ２４ｅからの
ＤＣＬＫ信号に合わせて１データずつカウントアップし
ながらＲＤＴより出力される。そのＲＤＴより出力され
た信号は，出力レジスタ２２に入力され，ＲＥＧ１・２
２ａとＲＥＧ２・２２ｂに，図４のＲＥＧ１とＲＥＧ２
のタイミング図に示されるように，交互にデータが格納
される。図３に示すように，ＲＥＧ１・２２ａとＲＥＧ
２・２２ｂに格納されたデータがＡＬＵ２３に入力さ
れ，演算器２３ａにて，平均値を取るような演算がさ
れ，ＲＥＧ３・２３ｂに格納される。
【００２９】このＲＥＧ３・２３ｂに格納されたデータ
がフレームメモリのシリアル出力データとしてタイミン
グシェネレータ２４ｅのＤＣＬＫ信号に合わせて出力さ
れ，図１のＤＡコンバータ５へ入力される。この入力さ
れたデータがＤＡコンバータ５によって表示装置６にて
表示可能な信号として出力され，表示装置６で表示する
ことができる。
がフレームメモリのシリアル出力データとしてタイミン
グシェネレータ２４ｅのＤＣＬＫ信号に合わせて出力さ
れ，図１のＤＡコンバータ５へ入力される。この入力さ
れたデータがＤＡコンバータ５によって表示装置６にて
表示可能な信号として出力され，表示装置６で表示する
ことができる。
【００３０】次に本発明の第２の実施の形態について説
明する。第２の実施の形態による画像表示制御装置は，
図１及び図２に示した第１の実施の形態による装置と同
様な構成を有するので，装置構成についての説明は省略
する。しかし，第２の実施の形態において，画像を拡大
する動作を行う点で第１の実施の形態とは異なる。
明する。第２の実施の形態による画像表示制御装置は，
図１及び図２に示した第１の実施の形態による装置と同
様な構成を有するので，装置構成についての説明は省略
する。しかし，第２の実施の形態において，画像を拡大
する動作を行う点で第１の実施の形態とは異なる。
【００３１】図５はフレームメモリ内のデータと表示デ
ータとの関連を示す図，及び図６は本発明の第２の実施
の形態による表示のときのタイミングを示す図である。
ータとの関連を示す図，及び図６は本発明の第２の実施
の形態による表示のときのタイミングを示す図である。
【００３２】まず，図１の描画プロセッサ１より与えら
れたアドレスは，フレームメモリ制御部３の制御のもと
に，フレームメモリコントロール信号，およびロウアド
レス，カラムアドレスＳA としてフレームメモリ２に入
力される。また，描画プロセッサ１より与えられたデー
タＤA は，直接フレームメモリ２に入力される。
れたアドレスは，フレームメモリ制御部３の制御のもと
に，フレームメモリコントロール信号，およびロウアド
レス，カラムアドレスＳA としてフレームメモリ２に入
力される。また，描画プロセッサ１より与えられたデー
タＤA は，直接フレームメモリ２に入力される。
【００３３】図２を参照して，フレームメモリ２に入力
されたロウアドレス，カラムアドレス，及び制御信号
は，フレームメモリ２に入力され，ロウアドレスはアド
レスバッファ２４ａを介してロウデコーダ２４ｂでデコ
ードされ，メモリセル２０の一列のロウ配列のメモリセ
ルを選択する。
されたロウアドレス，カラムアドレス，及び制御信号
は，フレームメモリ２に入力され，ロウアドレスはアド
レスバッファ２４ａを介してロウデコーダ２４ｂでデコ
ードされ，メモリセル２０の一列のロウ配列のメモリセ
ルを選択する。
【００３４】また，カラムアドレスは，アドレスバッフ
ァ２４ａを介してカラムデコーダ２４ｃでデコードさ
れ，前記選択されたロウ配列のメモリセルのうちカラム
アドレスが一致するメモリセル２０のひとつのセルを選
択する。
ァ２４ａを介してカラムデコーダ２４ｃでデコードさ
れ，前記選択されたロウ配列のメモリセルのうちカラム
アドレスが一致するメモリセル２０のひとつのセルを選
択する。
【００３５】入力されたフレームメモリコントロール信
号は，タイミングジェネレータ２４ｅにてメモリセル２
０への書き込みタイミング信号を発生して前記ロウアド
レスと前記カラムアドレスによって選択されたメモリセ
ルに書き込む。このとき，書き込まれるデータは，描画
プロセッサ１よりフレームメモリ２に与えられたデータ
で，ランダム入出力バッファ２４ｄを介してメモリセル
２０に与えられる。メモリセル２０に書き込まれたデー
タは，表示タイミング制御部４（図１参照）によって作
成されたタイミングＳT によって表示データＤB として
フレームメモリ２より出力される。この時，表示タイミ
ング制御部４より作成されたタイミング信号はフレーム
メモリ制御部３によってフレームメモリ２へのコントロ
ール信号およびアドレスとして与えられる。
号は，タイミングジェネレータ２４ｅにてメモリセル２
０への書き込みタイミング信号を発生して前記ロウアド
レスと前記カラムアドレスによって選択されたメモリセ
ルに書き込む。このとき，書き込まれるデータは，描画
プロセッサ１よりフレームメモリ２に与えられたデータ
で，ランダム入出力バッファ２４ｄを介してメモリセル
２０に与えられる。メモリセル２０に書き込まれたデー
タは，表示タイミング制御部４（図１参照）によって作
成されたタイミングＳT によって表示データＤB として
フレームメモリ２より出力される。この時，表示タイミ
ング制御部４より作成されたタイミング信号はフレーム
メモリ制御部３によってフレームメモリ２へのコントロ
ール信号およびアドレスとして与えられる。
【００３６】与えられたアドレスは，前述した書き込み
の場合と同様のロウアドレスはアドレスバッファ２４ａ
を介してロウデコーダ２４ｂでメモリセルのロウ配列を
選択する。この選択されたロウ配列のメモリのデータ
が，タイミングジェネレータ２４ｅからのＴＲＡＮＳ信
号のタイミングによってトランスファバッファ２１に全
て同時に転送される。
の場合と同様のロウアドレスはアドレスバッファ２４ａ
を介してロウデコーダ２４ｂでメモリセルのロウ配列を
選択する。この選択されたロウ配列のメモリのデータ
が，タイミングジェネレータ２４ｅからのＴＲＡＮＳ信
号のタイミングによってトランスファバッファ２１に全
て同時に転送される。
【００３７】図６のタイミングチャートで示す様に，転
送されたデータはタイミングジェネレータ２４ｅからの
ＤＣＬＫ信号に合わせて１データずつカウントアップし
ながらＲＤＴより出力される。そのＲＤＴより出力され
た信号は，出力レジスタ２２に入力され，ＲＥＧ１・２
２ａとＲＥＧ２・２２ｂに，図４のＲＥＧ１とＲＥＧ２
のタイミング図に示されるように，交互にデータが格納
される。図３に示すように，ＲＥＧ１・２２ａとＲＥＧ
２・２２ｂに格納されたデータがＡＬＵ２３に入力さ
れ，演算器２３ａにて，平均値を取るような演算がさ
れ，ＲＥＧ３・２３ｂに，ＲＥＧ１・２２ａのデータ，
演算器２３ａで計算されたデータ，ＲＥＧ２・２２ｂの
データというような順番でＤＣＬＫの倍速クロックＤＣ
ＬＫ２のタイミングで格納される。
送されたデータはタイミングジェネレータ２４ｅからの
ＤＣＬＫ信号に合わせて１データずつカウントアップし
ながらＲＤＴより出力される。そのＲＤＴより出力され
た信号は，出力レジスタ２２に入力され，ＲＥＧ１・２
２ａとＲＥＧ２・２２ｂに，図４のＲＥＧ１とＲＥＧ２
のタイミング図に示されるように，交互にデータが格納
される。図３に示すように，ＲＥＧ１・２２ａとＲＥＧ
２・２２ｂに格納されたデータがＡＬＵ２３に入力さ
れ，演算器２３ａにて，平均値を取るような演算がさ
れ，ＲＥＧ３・２３ｂに，ＲＥＧ１・２２ａのデータ，
演算器２３ａで計算されたデータ，ＲＥＧ２・２２ｂの
データというような順番でＤＣＬＫの倍速クロックＤＣ
ＬＫ２のタイミングで格納される。
【００３８】このＲＥＧ３・２３ｂに格納されたデータ
がフレームメモリのシリアル出力データとしてタイミン
グシェネレータ２４ｅのＤＣＬＫ信号に合わせて出力さ
れ，図１のＤＡコンバータ５へ入力される。この入力さ
れたデータがＤＡコンバータ５によって表示装置６にて
表示可能な信号として出力され，表示装置６で表示する
ことができる。
がフレームメモリのシリアル出力データとしてタイミン
グシェネレータ２４ｅのＤＣＬＫ信号に合わせて出力さ
れ，図１のＤＡコンバータ５へ入力される。この入力さ
れたデータがＤＡコンバータ５によって表示装置６にて
表示可能な信号として出力され，表示装置６で表示する
ことができる。
【００３９】
【発明の効果】以上説明したように，本発明による画像
表示制御装置では，ビットマップ形式の表示装置におい
て，デュアルポート型のフレームメモリ内の画像データ
を変更することなく，表示倍率を小さく変更することが
可能であり，さらに縮小又は拡大して表示した画像が滑
らかな画像にすることが可能となる。これにより解像度
の小さな表示装置に表示する場合にも性能の低下を招く
ことや，システムの価格をあげることなく，フレームメ
モリのデータを表示することができるようになる。
表示制御装置では，ビットマップ形式の表示装置におい
て，デュアルポート型のフレームメモリ内の画像データ
を変更することなく，表示倍率を小さく変更することが
可能であり，さらに縮小又は拡大して表示した画像が滑
らかな画像にすることが可能となる。これにより解像度
の小さな表示装置に表示する場合にも性能の低下を招く
ことや，システムの価格をあげることなく，フレームメ
モリのデータを表示することができるようになる。
【図１】本発明の第１の実施の形態による画像表示制御
装置の基本構成図である。
装置の基本構成図である。
【図２】図１のフレームメモリの構成を更に具体的に示
したブロック図である。
したブロック図である。
【図３】本発明の第１の実施の形態におけるフレームメ
モリに記録された画素と表示された画素の関係を示した
図である。
モリに記録された画素と表示された画素の関係を示した
図である。
【図４】本発明の第１の実施の形態におけるフレームメ
モリからのデータの読み出しを行なう場合のタイミング
チャートを表した図である。
モリからのデータの読み出しを行なう場合のタイミング
チャートを表した図である。
【図５】本発明の第２の実施の形態におけるフレームメ
モリに記録された画素と表示された画素の関係を示した
図である。
モリに記録された画素と表示された画素の関係を示した
図である。
【図６】本発明の第２の実施の形態におけるフレームメ
モリからのデータの読み出しを行なう場合のタイミング
チャートを表した図である。
モリからのデータの読み出しを行なう場合のタイミング
チャートを表した図である。
【図７】従来技術による画像表示制御装置を示した図で
ある。
ある。
【図８】図５の画像表示制御装置のフレームメモリを示
した図である。
した図である。
【図９】図６の画像表示制御装置のタイミングを表した
図である。
図である。
１ 描画プロセッサ ２ フレームメモリ ３ フレームメモリ制御部 ４ 表示タイミング制御部 ５ ＤＡコンバータ ６ 表示装置 ２０ メモリセル ２１ トランスバッファ ２２ 出力レジスタ ２３ 演算手段（ＡＬＵ） ２４ メモリ制御部
Claims (5)
- 【請求項１】 画像を描画するための描画プロセッサ
と，フレームメモリと，前記描画プロセッサより書き込
まれた画像データをフレームメモリに格納するフレーム
メモリ格納手段とを備え，前記フレームメモリは，前記
画像データを格納するメモリセルと，前記メモリセルか
らのロウアドレスデータを転送するトランスバッファと
を備えた画像表示制御装置において，前記フレームメモ
リは，さらに，前記トランスファバッファから出力され
た連続した２つのデータを一時的に格納する一時格納手
段と，前記格納された２つの画素データを計算し，前記
計算された画素データを倍率を変更して表示装置に表示
するためにシリアルに出力する演算手段とを有すること
を特徴とする画像表示制御装置。 - 【請求項２】 請求項１記載の画像表示制御装置におい
て，前記演算手段は，２つの画素データの平均値を求め
る演算器と，前記平均値をシリアルに出力するレジスタ
とを備えていることを特徴とする画像表示制御装置。 - 【請求項３】 請求項１又は２記載の画像表示制御装置
において，前記一時格納手段は，前記トランスバッファ
からの複数のシリアルデータを交互に収納する並列に設
けられた一対のレジスタからなることを特徴とする画像
表示制御装置。 - 【請求項４】 請求項１乃至３の内のいずれかに記載の
画像表示制御装置において，前記倍率を変更されて表示
された画素データは縮小画像であることを特徴とする画
像表示制御装置。 - 【請求項５】 請求項１乃至３の内のいずれかに記載の
画像表示制御装置において，前記倍率を変更されて表示
された画素データは拡大画像であることを特徴とする画
像表示制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8117805A JP2823043B2 (ja) | 1996-05-13 | 1996-05-13 | 画像表示制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8117805A JP2823043B2 (ja) | 1996-05-13 | 1996-05-13 | 画像表示制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09305157A JPH09305157A (ja) | 1997-11-28 |
| JP2823043B2 true JP2823043B2 (ja) | 1998-11-11 |
Family
ID=14720720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8117805A Expired - Lifetime JP2823043B2 (ja) | 1996-05-13 | 1996-05-13 | 画像表示制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2823043B2 (ja) |
-
1996
- 1996-05-13 JP JP8117805A patent/JP2823043B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09305157A (ja) | 1997-11-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980805 |