JPH0423083A - 拡大補間処理回路 - Google Patents
拡大補間処理回路Info
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- JPH0423083A JPH0423083A JP2127507A JP12750790A JPH0423083A JP H0423083 A JPH0423083 A JP H0423083A JP 2127507 A JP2127507 A JP 2127507A JP 12750790 A JP12750790 A JP 12750790A JP H0423083 A JPH0423083 A JP H0423083A
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- 230000000593 degrading effect Effects 0.000 abstract description 2
- 238000000034 method Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T3/00—Geometric image transformations in the plane of the image
- G06T3/40—Scaling of whole images or parts thereof, e.g. expanding or contracting
- G06T3/4007—Scaling of whole images or parts thereof, e.g. expanding or contracting based on interpolation, e.g. bilinear interpolation
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- Physics & Mathematics (AREA)
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- Image Processing (AREA)
- Apparatus For Radiation Diagnosis (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は画像処理に関し、特に得られた映像信号から画
像を拡大するための拡大補間処理回路に関する。
像を拡大するための拡大補間処理回路に関する。
（従来の技術）
医療機器例えばＸ線ＣＴ、超音波診断装置等において、
採取したデータを画像再構成し、映像信号に変換して表
示装置で表示しているが、この映像信号をイメージヤ等
において、ディジタル信号に変換して映像ディジタルデ
ータとし、補間処理して、ラインの間を埋めるデータを
得て、そのデータをフィルムに落とす方法かしばしば用
いられる。この補間処理の方法として対称４点補間処理
という方法が用いられる。第５図は対称４点補間処理を
示す説明図である。図において、１０は映像入力データ
を取り込むワークメモリ部である。
採取したデータを画像再構成し、映像信号に変換して表
示装置で表示しているが、この映像信号をイメージヤ等
において、ディジタル信号に変換して映像ディジタルデ
ータとし、補間処理して、ラインの間を埋めるデータを
得て、そのデータをフィルムに落とす方法かしばしば用
いられる。この補間処理の方法として対称４点補間処理
という方法が用いられる。第５図は対称４点補間処理を
示す説明図である。図において、１０は映像入力データ
を取り込むワークメモリ部である。
ワークメモリ部１０に入力される映像ディジタル人力デ
ータは、粗いデータラインとして、ラインｍ、ラインｍ
＋１．ラインｍ＋２．・・・で構成されており、ワーク
メモリ部１０に逐次取り込まれる。
ータは、粗いデータラインとして、ラインｍ、ラインｍ
＋１．ラインｍ＋２．・・・で構成されており、ワーク
メモリ部１０に逐次取り込まれる。
対称４点補間処理はワークメモリ部１０が取り込んだ映
像ディジタル入力データのｍライン、ｍ＋１ライン、ｍ
＋２ライン及びｍ＋３ラインをブタバス１を経て読み出
し、各ラインの０ドツト毎。
像ディジタル入力データのｍライン、ｍ＋１ライン、ｍ
＋２ライン及びｍ＋３ラインをブタバス１を経て読み出
し、各ラインの０ドツト毎。
１ドツト毎等と逐次各ドツト毎に各ライン毎に重み付け
を行って、ｍ＋１．５ラインをｍ＋１ライン、ｍ＋２ラ
インの中間に補間するものである。
を行って、ｍ＋１．５ラインをｍ＋１ライン、ｍ＋２ラ
インの中間に補間するものである。
又、ｍ＋］ライン、ｍ＋２ライン、ｍ＋３ライン及びｍ
＋４ラインの４ラインのデータからｍ＋２ライン、ｍ＋
３ラインの中間にｍ＋２．５ラインを補間するものであ
る。
＋４ラインの４ラインのデータからｍ＋２ライン、ｍ＋
３ラインの中間にｍ＋２．５ラインを補間するものであ
る。
（発明が解決しようとする課題）
この補間処理のデータ量は膨大なもので、プロセッサ１
個のみを用いて処理すれば現在の高速化の要求に満足で
きないことかあるため、その場合は２個のプロセッサを
用いて２倍の速さの処理が求められている。２個のプロ
セッサを用いて行われる従来の方法を第６図に示す。図
において、映像ディジタル入力データがワークメモリ部
Ａ３０を構成するラインメモリであるワークメモリ３０
ａ、３０ｂ、３０Ｃ及び３０ｄにそれぞれ取り込まれ、
プロセッサＡ２０に読み込まれて対称４点補間処理を受
けて補間出力データとして出力される。又、映像ディジ
タル人力データはワークメモリ部Ｂ３１のワークメモリ
３１ｅ、３１ｆ、３１ｇ及び３１ｈに取り込まれ、プロ
セッサＢ２１に読め込まれて補間処理を受けて補間出力
データとして出力される。この２個のプロセッサＡ２０
及びプロセッサＢ２１を用いた場合のデータ処理方法を
第７図により説明する。図において、第６図と同一の部
分には同一の符号を付しである。ワークメモリ部Ａ３０
に入力された映像ディジタル入力データは、各ライン毎
にワークメモリに取り込′まれる。第１回目はプロセッ
サＡ２０では、ワークメモリ３０ａにｍラインのデータ
が取り込まれ、ワークメモリ３０ｂにｍ＋ｌライシ、ワ
ークメモリ３０ｃにｍ＋２ライン、ワークメモリ３０ｄ
にｍ＋３ラインのデータか取り込まれる。プロセッサＡ
２０は、上記の順序にデータを読み込み補間処理を行っ
て補間データｍ＋１．５ラインを出力する。プロセッサ
Ｂ ２１では、ワークメモリ３］ｅにｍ＋１ライン、ワ
ークメモリ３１ｆにｍ＋２ライン。ワークメモリ３１ｇ
にｍ＋３ライン、ワークメモリ３１ｈにｍ＋４ラインか
取り込まれる。
個のみを用いて処理すれば現在の高速化の要求に満足で
きないことかあるため、その場合は２個のプロセッサを
用いて２倍の速さの処理が求められている。２個のプロ
セッサを用いて行われる従来の方法を第６図に示す。図
において、映像ディジタル入力データがワークメモリ部
Ａ３０を構成するラインメモリであるワークメモリ３０
ａ、３０ｂ、３０Ｃ及び３０ｄにそれぞれ取り込まれ、
プロセッサＡ２０に読み込まれて対称４点補間処理を受
けて補間出力データとして出力される。又、映像ディジ
タル人力データはワークメモリ部Ｂ３１のワークメモリ
３１ｅ、３１ｆ、３１ｇ及び３１ｈに取り込まれ、プロ
セッサＢ２１に読め込まれて補間処理を受けて補間出力
データとして出力される。この２個のプロセッサＡ２０
及びプロセッサＢ２１を用いた場合のデータ処理方法を
第７図により説明する。図において、第６図と同一の部
分には同一の符号を付しである。ワークメモリ部Ａ３０
に入力された映像ディジタル入力データは、各ライン毎
にワークメモリに取り込′まれる。第１回目はプロセッ
サＡ２０では、ワークメモリ３０ａにｍラインのデータ
が取り込まれ、ワークメモリ３０ｂにｍ＋ｌライシ、ワ
ークメモリ３０ｃにｍ＋２ライン、ワークメモリ３０ｄ
にｍ＋３ラインのデータか取り込まれる。プロセッサＡ
２０は、上記の順序にデータを読み込み補間処理を行っ
て補間データｍ＋１．５ラインを出力する。プロセッサ
Ｂ ２１では、ワークメモリ３］ｅにｍ＋１ライン、ワ
ークメモリ３１ｆにｍ＋２ライン。ワークメモリ３１ｇ
にｍ＋３ライン、ワークメモリ３１ｈにｍ＋４ラインか
取り込まれる。
プロセッサＢ２１は上記の順序にデータを読み込み補間
処理を行って補間データｍ＋２．５ラインを出力する。
処理を行って補間データｍ＋２．５ラインを出力する。
第２回目には、ワークメモリ部Ａ３０において、ワーク
メモリ３０ａにはｍ＋４ライン、ワークメモリ３０ｂに
はｍ＋５ラインのデータか新たに取り込まれる。ワーク
メモリ３０Ｃ，ワークメモリ［３０ｄの入力データは同
しである。プロセッサＡ２０は上記の順序にデータを読
み込みｍ＋３． ５ラインの補間データを出力する。ワ
ークメモリ部Ｂ３１では、図示のように、ｍ＋１ライン
とｍ＋２ラインが、ｍ＋５ラインとｍ ＋ ６ラインに
置き換わって、プロセッサＢ２１に処理されてｍ＋４５
ラインの補間データが出力される。
メモリ３０ａにはｍ＋４ライン、ワークメモリ３０ｂに
はｍ＋５ラインのデータか新たに取り込まれる。ワーク
メモリ３０Ｃ，ワークメモリ［３０ｄの入力データは同
しである。プロセッサＡ２０は上記の順序にデータを読
み込みｍ＋３． ５ラインの補間データを出力する。ワ
ークメモリ部Ｂ３１では、図示のように、ｍ＋１ライン
とｍ＋２ラインが、ｍ＋５ラインとｍ ＋ ６ラインに
置き換わって、プロセッサＢ２１に処理されてｍ＋４５
ラインの補間データが出力される。
第３回目には同様にして図示のように、ワークメモリ部
Ａ３０において、ワークメモリ３０ｃにｍ ＋ ６ライ
ン、ワークメモリ３０ｄにｍ＋７ラインが取り込まれ、
プロセッサＡ２０は補間処理をしてｍ＋５．５ラインの
補間データを出力する。
Ａ３０において、ワークメモリ３０ｃにｍ ＋ ６ライ
ン、ワークメモリ３０ｄにｍ＋７ラインが取り込まれ、
プロセッサＡ２０は補間処理をしてｍ＋５．５ラインの
補間データを出力する。
又、ワークメモリ部Ｂ３１において、ワークメモリ３１
ｇにｍ＋７ライン、ワークメモリ３１ｈにｍ＋８ライン
か取り込まれ、プロセッサＢ２１はこのデータに基つい
てｍ＋６．５ラインの補間ブタを出力する。
ｇにｍ＋７ライン、ワークメモリ３１ｈにｍ＋８ライン
か取り込まれ、プロセッサＢ２１はこのデータに基つい
てｍ＋６．５ラインの補間ブタを出力する。
このようにプロセッサ２個を用いて処理速度を早める補
間処理回路はラインメモリであるワークメモリの内容か
重複していてメモリ容量の増加を招いていた。
間処理回路はラインメモリであるワークメモリの内容か
重複していてメモリ容量の増加を招いていた。
本発明は上記の点に鑑みてなされたもので、その目的は
、プロセッサの処理性能を落とすことなく、ワークメモ
リ容量の節減を計ることにある。
、プロセッサの処理性能を落とすことなく、ワークメモ
リ容量の節減を計ることにある。
（課題を解決するための手段）
前記の課題を解決する本発明は、補間処理を行う２個の
プロセッサと、映像ディジタルデータの補間処理におい
て前記２個のブロセッ→ノ゛か共通のデータを同時にア
クセスし得る前記映像ディジタルデータをライン毎に記
憶するための補間処理に必要なライン数より１個多いワ
ークメモリと、前記２個のプロセッサと、前記ワークメ
モリとが接続されてデータのやり取りを行うコモンデー
ツノ１スとを具備することを特徴とするものである。
プロセッサと、映像ディジタルデータの補間処理におい
て前記２個のブロセッ→ノ゛か共通のデータを同時にア
クセスし得る前記映像ディジタルデータをライン毎に記
憶するための補間処理に必要なライン数より１個多いワ
ークメモリと、前記２個のプロセッサと、前記ワークメ
モリとが接続されてデータのやり取りを行うコモンデー
ツノ１スとを具備することを特徴とするものである。
（作用）
ワークメモリに記憶されているデータの中、補間処理に
必要な数のうち１個を除く数を２個のプロセッサは共通
にアクセスし、残りの１個はそれぞれのプロセッサが別
個にアクセスし、次にデータを２個入れ換えて同様な処
理をコモンバスを経て２個のプロセッサとワークメモリ
との間で行う。
必要な数のうち１個を除く数を２個のプロセッサは共通
にアクセスし、残りの１個はそれぞれのプロセッサが別
個にアクセスし、次にデータを２個入れ換えて同様な処
理をコモンバスを経て２個のプロセッサとワークメモリ
との間で行う。
（実施例）
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第１図は本発明の一実施例のブロック図である。
図において第６図と同等の部分には同一の符号を付しで
ある。図中、４０は５個のワークメモリ４０ａ ４０
ｂ、４０ｃ、４０ｄ及び４０ｅを内蔵しているワークメ
モリ部である。５０は映像ディジタル入力データを入力
し、ワークメモリ部４０にデータを取り込ませるコモン
データバス、５１はコモンデータバス５０から映像ディ
ジタル人力データをワークメモリ部４０に取り込ませ、
又ワクメモリ４０ａ〜４０ｅからそれぞれデータを順序
に従ってコモンデータバス５０に出力するデータバスＡ
である。又、５２はワークメモリ部４０からデータをプ
ロセッサＡ２０に読み込ませ、補間演算されたデータを
コモンデータバス５０に出力するブタ−バスＢ１５３は
同様にコモンデータバス５０を経てワークメモリ部４０
から出力されるデータをプロセッサＢ２１に人力し、プ
ロセッサＢ２１で補間処理されたデータをコモンデータ
バス５０に戻すデータバスＣである。
ある。図中、４０は５個のワークメモリ４０ａ ４０
ｂ、４０ｃ、４０ｄ及び４０ｅを内蔵しているワークメ
モリ部である。５０は映像ディジタル入力データを入力
し、ワークメモリ部４０にデータを取り込ませるコモン
データバス、５１はコモンデータバス５０から映像ディ
ジタル人力データをワークメモリ部４０に取り込ませ、
又ワクメモリ４０ａ〜４０ｅからそれぞれデータを順序
に従ってコモンデータバス５０に出力するデータバスＡ
である。又、５２はワークメモリ部４０からデータをプ
ロセッサＡ２０に読み込ませ、補間演算されたデータを
コモンデータバス５０に出力するブタ−バスＢ１５３は
同様にコモンデータバス５０を経てワークメモリ部４０
から出力されるデータをプロセッサＢ２１に人力し、プ
ロセッサＢ２１で補間処理されたデータをコモンデータ
バス５０に戻すデータバスＣである。
上記のように構成された実施例の動作を第２図により説
明する。第１回目には、ワークメモリ４０ａにｍライン
、ワークメモリ４０ｂにｍ＋１ラインというようにワー
クメモリ４０Ｃからワークメモリ４０ｅまでにｍ＋２ラ
インからｍ＋４ラインまでの映像ディジタル入力データ
が、コモンデータバス５０とデータバスＡ５１を経由し
てワークメモリ部４０に取り込まれる。次にデータバス
Ａ５１を経てコモンデータバス５０に出力されたデータ
は図示のように、データバスＢ５２を経由してプロセッ
サＡ２０にワークメモリ４０ａ、４０ｂ、４０ｃ、４０
ｄの順序にｍライン、ｍ＋１ライン ｍ＋２ライン、ｍ
＋３ラインのデータが読み込まれる。又、プロセラ＋８
２１にはデータバスＣ５３を経由して、ワークメモリ４
０ｅから先ずｍ ＋ ４ラインが読み込まれ、その後は
プロセッサＡ２０と同様の順序で同じデータが読み込ま
れる。この読み込みによりプロセッサＡはｍ＋１゜５ラ
インの補間データを出力し、プロセッサＢ２１はｍ＋２
．５ラインの補間データを出力する。
明する。第１回目には、ワークメモリ４０ａにｍライン
、ワークメモリ４０ｂにｍ＋１ラインというようにワー
クメモリ４０Ｃからワークメモリ４０ｅまでにｍ＋２ラ
インからｍ＋４ラインまでの映像ディジタル入力データ
が、コモンデータバス５０とデータバスＡ５１を経由し
てワークメモリ部４０に取り込まれる。次にデータバス
Ａ５１を経てコモンデータバス５０に出力されたデータ
は図示のように、データバスＢ５２を経由してプロセッ
サＡ２０にワークメモリ４０ａ、４０ｂ、４０ｃ、４０
ｄの順序にｍライン、ｍ＋１ライン ｍ＋２ライン、ｍ
＋３ラインのデータが読み込まれる。又、プロセラ＋８
２１にはデータバスＣ５３を経由して、ワークメモリ４
０ｅから先ずｍ ＋ ４ラインが読み込まれ、その後は
プロセッサＡ２０と同様の順序で同じデータが読み込ま
れる。この読み込みによりプロセッサＡはｍ＋１゜５ラ
インの補間データを出力し、プロセッサＢ２１はｍ＋２
．５ラインの補間データを出力する。
第２回目には、ワークメモリ４０ａにｍ＋５ライン、ワ
ークメモリ４０ｂにｍ ＋ ６ラインか先のｍラインと
ｍ＋１ラインに代わって取り込まれ、プロセッサＡ２０
はｍ＋２ライン、ｍ＋３ライン。
ークメモリ４０ｂにｍ ＋ ６ラインか先のｍラインと
ｍ＋１ラインに代わって取り込まれ、プロセッサＡ２０
はｍ＋２ライン、ｍ＋３ライン。
ｍ＋４ライン、ｍ＋５ラインの順序でデータを読み込み
、ｍ＋３．５ラインの補間データを出力する。又、プロ
セッサＢ２１はｍ ＋ ６ライン、ｍ＋３ライン、ｍ＋
４ライン、ｍ＋５ラインの順序でデータを読み込み、ｍ
＋４．５ラインの補間データを出力する。
、ｍ＋３．５ラインの補間データを出力する。又、プロ
セッサＢ２１はｍ ＋ ６ライン、ｍ＋３ライン、ｍ＋
４ライン、ｍ＋５ラインの順序でデータを読み込み、ｍ
＋４．５ラインの補間データを出力する。
第３回目にはワークメモリ４０ｃにｍ＋７ライン、ワー
クメモリ４０ｄにｍ＋８ラインか先のｍ＋２ラインとｍ
＋３ラインに代わって取り込まれ、プロセッサＡ２１は
ｍ＋４ライン、ｍ＋５ライン。
クメモリ４０ｄにｍ＋８ラインか先のｍ＋２ラインとｍ
＋３ラインに代わって取り込まれ、プロセッサＡ２１は
ｍ＋４ライン、ｍ＋５ライン。
ｍ＋６ライン、ｍ＋７ラインの順序でデータを読み込み
、ｍ＋５．５ラインの補間データを出力する。又、プロ
セッサＢ２１はｍ＋８ライン、ｍ＋５ライン、ｍ＋６ラ
イン、ｍ＋７ラインの順序でデータを読み込み、ｍ＋６
．５ラインの補間ブタを出力する。
、ｍ＋５．５ラインの補間データを出力する。又、プロ
セッサＢ２１はｍ＋８ライン、ｍ＋５ライン、ｍ＋６ラ
イン、ｍ＋７ラインの順序でデータを読み込み、ｍ＋６
．５ラインの補間ブタを出力する。
以上の手順において、プロセッサＡ２０とプロセッサＢ
２１のデータの読み込みは同一順序における同一データ
は同一のコモンデータバス５０から同時に読み込むもの
である。
２１のデータの読み込みは同一順序における同一データ
は同一のコモンデータバス５０から同時に読み込むもの
である。
上記の手順を繰り返してすべてのデータの対称４点補間
処理をプロセッサの処理能力を落とさずに進めることが
できる。
処理をプロセッサの処理能力を落とさずに進めることが
できる。
尚、本発明は上記対称４点補間処理システムに限定され
るものでなく、第３図に示す対称６点補間処理システム
においても、ワークメモリ部４０にワークメモリを７個
設けて、第４図に示すように１回目、２回目とデータを
２ラインずつ入れ替えるという手順を踏めば、対称４点
補間処理と同様に補間処理を行うことかできる。
るものでなく、第３図に示す対称６点補間処理システム
においても、ワークメモリ部４０にワークメモリを７個
設けて、第４図に示すように１回目、２回目とデータを
２ラインずつ入れ替えるという手順を踏めば、対称４点
補間処理と同様に補間処理を行うことかできる。
以上説明したように、本実施例によれば、補間処理に必
要なライン数＋１のワークメモリを設け、２個のプロセ
ッサが共通に使うデータを同時に読み込むことによって
、プロセッサの処理性能を落とすことなくワークメモリ
を節減して、補間処理を実現できる。
要なライン数＋１のワークメモリを設け、２個のプロセ
ッサが共通に使うデータを同時に読み込むことによって
、プロセッサの処理性能を落とすことなくワークメモリ
を節減して、補間処理を実現できる。
（発明の効果）
以上詳細に説明したように、本発明によれば、プロセッ
サの処理性能を落とすことなく、ワークメモリ容量の節
減を計ることができて、実用上の効果は大きい。
サの処理性能を落とすことなく、ワークメモリ容量の節
減を計ることができて、実用上の効果は大きい。
第１図は本発明の一実施例のブロック図、第２図は第１
図の実施例の動作の説明図、第３図は本発明の他の実施
例のブロック図、第４図は第３図の実施例の動作の説明
図、第５図は対称４点補間処理の説明図、 第６図は従来の拡大補間処理回路のブロック図、第７図
は第６図の回路の動作の説明図である。 ２０・・・プロセッサＡ ２１・・・プロセッサ
Ｂ４０・・・ワークメモリ部 ４０ａ、４０ｂ、４０ｃ、４０ｄ ４０ｅ４０ｆ、４
０ｇ・・・ワークメモリ
図の実施例の動作の説明図、第３図は本発明の他の実施
例のブロック図、第４図は第３図の実施例の動作の説明
図、第５図は対称４点補間処理の説明図、 第６図は従来の拡大補間処理回路のブロック図、第７図
は第６図の回路の動作の説明図である。 ２０・・・プロセッサＡ ２１・・・プロセッサ
Ｂ４０・・・ワークメモリ部 ４０ａ、４０ｂ、４０ｃ、４０ｄ ４０ｅ４０ｆ、４
０ｇ・・・ワークメモリ
Claims (1)
- 【特許請求の範囲】 補間処理を行う２個のプロセッサ（２０、２１）と、 映像ディジタルデータの補間処理において前記２個のプ
ロセッサ（２０、２１）が共通のデータを同時にアクセ
スし得る前記映像ディジタルデータをライン毎に記憶す
るための補間処理に必要なライン数より１個多いワーク
メモリ（４０ａ、４０ｂ、４０ｃ、４０ｄ、４０ｅ）と
、 前記２個のプロセッサ（２０、２１）と、前記ワークメ
モリ（４０ａ、４０ｂ、４０ｃ、４０ｄ、４０ｅ）とが
接続されてデータのやり取りを行うコモンデータバス（
５０）とを具備することを特徴とする拡大補間処理回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2127507A JPH0423083A (ja) | 1990-05-17 | 1990-05-17 | 拡大補間処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2127507A JPH0423083A (ja) | 1990-05-17 | 1990-05-17 | 拡大補間処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0423083A true JPH0423083A (ja) | 1992-01-27 |
Family
ID=14961704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2127507A Pending JPH0423083A (ja) | 1990-05-17 | 1990-05-17 | 拡大補間処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0423083A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2202852A2 (en) | 2008-12-26 | 2010-06-30 | DDK Ltd. | Ground structure and electrical connector using the same |
-
1990
- 1990-05-17 JP JP2127507A patent/JPH0423083A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2202852A2 (en) | 2008-12-26 | 2010-06-30 | DDK Ltd. | Ground structure and electrical connector using the same |
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