JPH06326991A - 画像メモリ装置 - Google Patents
画像メモリ装置Info
- Publication number
- JPH06326991A JPH06326991A JP11430193A JP11430193A JPH06326991A JP H06326991 A JPH06326991 A JP H06326991A JP 11430193 A JP11430193 A JP 11430193A JP 11430193 A JP11430193 A JP 11430193A JP H06326991 A JPH06326991 A JP H06326991A
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- JP
- Japan
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- dimensional
- data
- affine transformation
- plane
- dimensional frame
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- PXFBZOLANLWPMH-UHFFFAOYSA-N 16-Epiaffinine Natural products C1C(C2=CC=CC=C2N2)=C2C(=O)CC2C(=CC)CN(C)C1C2CO PXFBZOLANLWPMH-UHFFFAOYSA-N 0.000 claims abstract description 26
- 230000015654 memory Effects 0.000 claims abstract description 26
- 230000009466 transformation Effects 0.000 claims abstract description 26
- 239000007853 buffer solution Substances 0.000 claims abstract description 3
- 238000006243 chemical reaction Methods 0.000 claims description 3
- 238000012545 processing Methods 0.000 abstract description 14
- 238000010008 shearing Methods 0.000 abstract description 4
- 238000000844 transformation Methods 0.000 abstract description 2
- 238000000034 method Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 3
- 239000000872 buffer Substances 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 238000000354 decomposition reaction Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
Landscapes
- Image Input (AREA)
- Image Processing (AREA)
- Image Generation (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
Abstract
(57)【要約】
【目的】 ３次元フレームメモリ内のディジタル画像デ
ータに、回転、平行移動、拡大、縮小および、せん断処
理の３次元アフィン変換を加え、データを連続的に読み
出す手段を提供する。 【構成】 画像メモリ装置は、アドレス発生回路２０〜
２２、３次元フレームメモリ１０〜１５、入力切替え回
路４０〜４２、出力切替え回路５０〜５２、データ補間
回路３０〜３２、高速データ転送バス６０〜６６からな
る。画像信号処理における３次元フレームメモリ１０〜
１３内データを読み出す処理を３次元アフィン変換を３
つの２次元アフィン変換に分割することで実現し、かつ
各２次元アフィン変換処理をメモリ１０〜１３をダブル
バッファ方式にすることによって同時並列に実行する。
ータに、回転、平行移動、拡大、縮小および、せん断処
理の３次元アフィン変換を加え、データを連続的に読み
出す手段を提供する。 【構成】 画像メモリ装置は、アドレス発生回路２０〜
２２、３次元フレームメモリ１０〜１５、入力切替え回
路４０〜４２、出力切替え回路５０〜５２、データ補間
回路３０〜３２、高速データ転送バス６０〜６６からな
る。画像信号処理における３次元フレームメモリ１０〜
１３内データを読み出す処理を３次元アフィン変換を３
つの２次元アフィン変換に分割することで実現し、かつ
各２次元アフィン変換処理をメモリ１０〜１３をダブル
バッファ方式にすることによって同時並列に実行する。
Description
【０００１】
【産業上の利用分野】本発明は、動画像処理において、
フレームメモリからアフィン変換されたデータを連続的
に得る画像メモリ装置に関する。
フレームメモリからアフィン変換されたデータを連続的
に得る画像メモリ装置に関する。
【０００２】
【従来の技術】従来、ディジタル画像データを任意のＮ
次元の保体積アフィン変換を施して変換する画像メモリ
装置として、特開昭６４ー１２３７８号公報に記載され
ているような技術が知られている。
次元の保体積アフィン変換を施して変換する画像メモリ
装置として、特開昭６４ー１２３７８号公報に記載され
ているような技術が知られている。
【０００３】この従来例では、任意の保体積アフィン変
換処理を、平行移動処理、座標軸に関する符号反転処
理、座標軸の交換処理、および斜交軸交換処理、の内の
全てあるいは必要な処理のみの積に分割したのち、ディ
ジタル画像にその分解により得られた処理を順次施すこ
とによって、その保体積アフィン変換を実施することが
できる。
換処理を、平行移動処理、座標軸に関する符号反転処
理、座標軸の交換処理、および斜交軸交換処理、の内の
全てあるいは必要な処理のみの積に分割したのち、ディ
ジタル画像にその分解により得られた処理を順次施すこ
とによって、その保体積アフィン変換を実施することが
できる。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た従来例では、任意の保体積アフィン変換の為、アフィ
ン変換の一部であるはずの拡大・縮小、せん断処理を実
行することは、不可能である。また、この従来例では、
逐次変換法を採用しているため、特別な工夫を施さない
限りリアルタイム動作を実現することができない。
た従来例では、任意の保体積アフィン変換の為、アフィ
ン変換の一部であるはずの拡大・縮小、せん断処理を実
行することは、不可能である。また、この従来例では、
逐次変換法を採用しているため、特別な工夫を施さない
限りリアルタイム動作を実現することができない。
【０００５】
【課題を解決するための手段】本発明の目的は、ディジ
タル画像データに、従来の回転および平行移動に加え、
拡大、縮小および、せん断処理の３次元アフィン変換を
可能にし、更にデータを連続的に読み出す手段を提供す
ることにある。
タル画像データに、従来の回転および平行移動に加え、
拡大、縮小および、せん断処理の３次元アフィン変換を
可能にし、更にデータを連続的に読み出す手段を提供す
ることにある。
【０００６】本発明の画像メモリ装置は、２次元アドレ
スを発生するアドレス発生回路（２０）と、前記アドレ
ス発生回路が発生するアドレスに対応したデータが並列
に読み出されるダブルバッファ方式による３次元フレー
ムメモリ（１０，１１）と、前記３次元フレームメモリ
の入出力を切替える切替え回路（４０，５０）と、前記
３次元フレームメモリから読み出されたデータを補間演
算する補間演算回路（３０）とをそれぞれ有する複数の
２次元平面内アフィン変換手段が高速データバス（６０
〜６６）によって従属接続されて構成され、連続的にア
フィン変換されたデータを得ることを特徴とする。
スを発生するアドレス発生回路（２０）と、前記アドレ
ス発生回路が発生するアドレスに対応したデータが並列
に読み出されるダブルバッファ方式による３次元フレー
ムメモリ（１０，１１）と、前記３次元フレームメモリ
の入出力を切替える切替え回路（４０，５０）と、前記
３次元フレームメモリから読み出されたデータを補間演
算する補間演算回路（３０）とをそれぞれ有する複数の
２次元平面内アフィン変換手段が高速データバス（６０
〜６６）によって従属接続されて構成され、連続的にア
フィン変換されたデータを得ることを特徴とする。
【０００７】
【作用】本発明において、画像信号処理における３次元
フレームメモリ内データを読み出す処理を３次元アフィ
ン変換を３つの２次元アフィン変換に分割するで実現
し、かつ各２次元アフィン変換処理をメモリをダブルバ
ッファ方式にすることによって同時並列に実行すること
により、３次元の平行移動、回転、拡大、縮小、せん断
処理をリアルタイムに実現する。
フレームメモリ内データを読み出す処理を３次元アフィ
ン変換を３つの２次元アフィン変換に分割するで実現
し、かつ各２次元アフィン変換処理をメモリをダブルバ
ッファ方式にすることによって同時並列に実行すること
により、３次元の平行移動、回転、拡大、縮小、せん断
処理をリアルタイムに実現する。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明の一実施例の構成図である。
本実施例の画像メモリ装置は、アドレス発生回路２０〜
２２、３次元フレームメモリ１０〜１５、入力切替え回
路４０〜４２、出力切替え回路５０〜５２、データ補間
回路３０〜３２、高速データ転送バス６０〜６６からな
る。
本実施例の画像メモリ装置は、アドレス発生回路２０〜
２２、３次元フレームメモリ１０〜１５、入力切替え回
路４０〜４２、出力切替え回路５０〜５２、データ補間
回路３０〜３２、高速データ転送バス６０〜６６からな
る。
【００１０】図１の３次元フレームメモリ１０，１１と
補間演算回路３０、入力切替え回路４０、出力切替え回
路５０からなる部分は、３次元フレームメモリ内データ
のＹＺ平面内の２次元アフィン変換部分である。アドレ
ス発生回路２０は下式のように変換座標を計算する。
補間演算回路３０、入力切替え回路４０、出力切替え回
路５０からなる部分は、３次元フレームメモリ内データ
のＹＺ平面内の２次元アフィン変換部分である。アドレ
ス発生回路２０は下式のように変換座標を計算する。
【００１１】
【００１２】ただし、［ｘ1 ｙ1 ｚ1 1］は読み出した
い座標を表し、［ｘ’ｙ’ｚ’1 ］は読み出す前の座標
を表すものとする。一般に［ x1 y1 z1 1］のｘ1 ，
ｙ1 ，ｚ1 は小数である。そのため補間回路３１が必要
とされ、補間回路は処理の形態によって最適な演算、例
えば最大値を求める演算、最小値を求める演算、中央値
を求める演算、線形演算、スプライン関数演算を実行
し、格子点の内挿補間演算を実行する。
い座標を表し、［ｘ’ｙ’ｚ’1 ］は読み出す前の座標
を表すものとする。一般に［ x1 y1 z1 1］のｘ1 ，
ｙ1 ，ｚ1 は小数である。そのため補間回路３１が必要
とされ、補間回路は処理の形態によって最適な演算、例
えば最大値を求める演算、最小値を求める演算、中央値
を求める演算、線形演算、スプライン関数演算を実行
し、格子点の内挿補間演算を実行する。
【００１３】次にＸＺ平面内２次元アフィン変換を実現
するために、３次元フレームメモリ１２，１３とアドレ
ス発生回路２１、補間演算回路３１、入力切替え回路４
１、出力切替え回路５１により、下式を実行し、前記と
同様補間回路３２により補間演算を実行する。
するために、３次元フレームメモリ１２，１３とアドレ
ス発生回路２１、補間演算回路３１、入力切替え回路４
１、出力切替え回路５１により、下式を実行し、前記と
同様補間回路３２により補間演算を実行する。
【００１４】
【００１５】ただし、［ｘ2 ｙ2 ｚ2 1］は読み出した
い座標を表し、［ｘ1 ' ｙ1 ' ｚ1 '１］は３次元フレ
ームメモリ１２，１３の内、切替え回路４１により現在
書き込みを実行していない方の３次元フレームメモリの
座標値を表している。最後にＸＹ平面内２次元アフィン
変換を実行するために、入力切替え回路４２、３次元フ
レームメモリ１４，１５とアドレス発生回路２２、補間
演算回路３２、出力切替え回路５２により、下式および
補間演算を実行する。
い座標を表し、［ｘ1 ' ｙ1 ' ｚ1 '１］は３次元フレ
ームメモリ１２，１３の内、切替え回路４１により現在
書き込みを実行していない方の３次元フレームメモリの
座標値を表している。最後にＸＹ平面内２次元アフィン
変換を実行するために、入力切替え回路４２、３次元フ
レームメモリ１４，１５とアドレス発生回路２２、補間
演算回路３２、出力切替え回路５２により、下式および
補間演算を実行する。
【００１６】
【００１７】ただし、［ｘ3 ｙ3 ｚ3 1］は読み出した
い座標を表し、［ｘ2 ' ｙ2 ' ｚ2 '１］は３次元フレ
ームメモリ１４，１５の内、切替え回路４２により現在
書き込みを実行している側でない方の座標を表してい
る。以上の式 (1)〜(3) より総合した３次元アフィン変
換は式(4) のように記述される。
い座標を表し、［ｘ2 ' ｙ2 ' ｚ2 '１］は３次元フレ
ームメモリ１４，１５の内、切替え回路４２により現在
書き込みを実行している側でない方の座標を表してい
る。以上の式 (1)〜(3) より総合した３次元アフィン変
換は式(4) のように記述される。
【００１８】
【００１９】ただし、［ｘ ｙ ｚ １］は読み出した
い座標を表し、［ｘ’ｙ’ｚ’１］は読み出す前の座標
を表すものとする。
い座標を表し、［ｘ’ｙ’ｚ’１］は読み出す前の座標
を表すものとする。
【００２０】アフィン変換を３回に分け、各段をダブル
バッファメモリ方式にし同時並列処理することにより、
画像処理システムにおいて、３次元アフィン変換をデー
タを取り出す方式で、従来のメモリ方式で実現するより
も高速な処理を実現する。実際、式 (1)〜(3) の２次元
アフィン変換行列の係数を図２のように操作することに
より、３次元アフィン変換を実現する。
バッファメモリ方式にし同時並列処理することにより、
画像処理システムにおいて、３次元アフィン変換をデー
タを取り出す方式で、従来のメモリ方式で実現するより
も高速な処理を実現する。実際、式 (1)〜(3) の２次元
アフィン変換行列の係数を図２のように操作することに
より、３次元アフィン変換を実現する。
【００２１】以上の様にして、３次元フレームメモリか
ら任意座標データのパイプライン読み出しが実現でき
る。
ら任意座標データのパイプライン読み出しが実現でき
る。
【００２２】
【発明の効果】以上説明したように、本発明によれば、
従来３次元フレームメモリからデータを読み出す速度
は、ｋＮ3 時間掛かっていたのに対し、ｋＮ2 時間で読
み出しが可能になり、リアルタイムのデータ読み出しを
実現できる。
従来３次元フレームメモリからデータを読み出す速度
は、ｋＮ3 時間掛かっていたのに対し、ｋＮ2 時間で読
み出しが可能になり、リアルタイムのデータ読み出しを
実現できる。
【図１】本発明の一実施例を示す構成図である。
【図２】図１の実施例における３次元アフィン変換と行
列変換の説明図である。
列変換の説明図である。
１０，１１，１２ ３次元フレームメモリ ２０，２１，２２ アドレス発生回路 ３０，３１，３２ 補間演算回路 ４０，４１，４２ 入力切替え回路 ５０，５１，５２ 出力切替え回路 ６０，６１，６２，６３，６４，６５，６６ 高速デ
ータ転送バス
ータ転送バス
Claims (2)
- 【請求項１】 ２次元アドレスを発生するアドレス発生
回路と、 前記アドレス発生回路が発生するアドレスに対応したデ
ータが並列に読み出されるダブルバッファ方式による３
次元フレームメモリと、 前記３次元フレームメモリの入出力を切替える切替え回
路と、 前記３次元フレームメモリから読み出されたデータを補
間演算する補間演算回路とをそれぞれ有する複数の２次
元平面内アフィン変換手段が高速データバスによって従
属接続されて構成され、連続的にアフィン変換されたデ
ータを得ることを特徴とする画像メモリ装置。 - 【請求項２】 Ｘ軸，Ｙ軸，Ｚ軸を互いに直交する３次
元の座標軸とするとき、前記複数の２次元平面内アフィ
ン変換手段が、それぞれ、ＸＹ平面，ＹＺ平面，ＸＺ平
面内のアフィン変換手段であることを特徴とする請求項
１記載の画像メモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11430193A JP2591424B2 (ja) | 1993-05-17 | 1993-05-17 | 画像メモリ装置 |
| US08/243,851 US5566279A (en) | 1993-05-17 | 1994-05-17 | Method of and apparatus for reading out digital image data from three-dimensional memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11430193A JP2591424B2 (ja) | 1993-05-17 | 1993-05-17 | 画像メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06326991A true JPH06326991A (ja) | 1994-11-25 |
| JP2591424B2 JP2591424B2 (ja) | 1997-03-19 |
Family
ID=14634448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11430193A Expired - Lifetime JP2591424B2 (ja) | 1993-05-17 | 1993-05-17 | 画像メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2591424B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7990385B2 (en) | 2002-10-25 | 2011-08-02 | Sony Computer Entertainment Inc. | Method and apparatus for generating new images by using image data that vary along time axis |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6219980A (ja) * | 1985-07-18 | 1987-01-28 | Canon Inc | 画像処理装置 |
-
1993
- 1993-05-17 JP JP11430193A patent/JP2591424B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6219980A (ja) * | 1985-07-18 | 1987-01-28 | Canon Inc | 画像処理装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7990385B2 (en) | 2002-10-25 | 2011-08-02 | Sony Computer Entertainment Inc. | Method and apparatus for generating new images by using image data that vary along time axis |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2591424B2 (ja) | 1997-03-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19961029 |